请教同一LNA芯片，两种封装直流电流不同
另还有LNA的S11和S22的仿真结果和测试结果偏差很大，S21,S12和NF等参数没有什么区别。bondwire寄生电感也有考虑。不清楚什么原因?看些资料有说衬底损耗会引起这种情况。
谢谢！
裸片测试一下看看吧。偏置可能做得不好，因为电容，电阻的工艺误差都在20%左右。仿真结果是后仿的吗?
Package 造成的stress.各是什么封装?
你说的这是三个问题，第一，不同的封装，电流不一样?我封过DFN8L 2*2的，影响极小。还有就是SOP8的，不过封装还没回来，不好评论，但我用HFSS建模SOP8的封装，bonding wire的电感大约在2nH左右，这还不算芯片pad的电容还有PCB上面与管脚相连的电容。第二，你是什么工艺的芯片，一般能封装的单独LNA不会是CMOS的吧，性能比不过SiGe和GaAs啊，而且不知道你的工艺有没有背孔工艺，如果没有，芯片的地是怎么处理的也是个大问题。第三，仿真与测试有差别是必然的，唯一的原因就是一个，模型不准，包括工艺模型和键合线，封装，PCB联合建模的模型，都是问题。主要从这三方面考虑吧。
仿真是后仿结果，一片wafer上的芯片，工艺偏差应该都一样的吧
分别是SOT363，DFN2*2-6L
SOT363,这个和SOT23-6应该差不多吧，这个封装建模一直是个问题。对了，你的芯片地是怎么处理的?
你好，工艺是SiGe HBT，这次封测回来DFN2*2-6L的电流比之前的SOT363要大1mA多。
还有你提到的HFSS建模bondwire，请教下，怎么得出的bondwire的电感值?HFSS只能仿真S参数吧，是根据弧高，跨距等来计算bondwire的实际长度，再根据线径来计算bondwire的电感值么?
关于封装模型问题，封装模型只考虑电感寄生的话，影响应该不大吧。
关于芯片地的处理，我先在也不是很清楚。如果没有你提到的那个背孔工艺，会有什么影响呢，谢谢
1."DFN2*2-6L的电流比之前的SOT363要大1mA"，这点在直觉上还是有可能的，两点，一是VCC端所连接的键合线、引脚所产生压降也许会消耗1mA的电流，二是你的基极电源怎么给的，如果是片外给的话，那么偏差10mV，IC就不止偏1mA，如果是片上Bandgap的话，看看键合线、引脚是不是会影响。
2.HFSS有键合线的模型，可以通过im（Z11）/(2*pi*freq)来计算。不过提醒你一下，键合线不单单是电感，论文中提到，可以简单的用1nH来代替，这太粗糙了，根本不能用。至少要考虑片上pad的电容与PCB上焊盘的电容，如果再精确还要加上寄生电阻。
3.芯片不是你设计的吗?可以问问设计人员，射频对地的处理太重要了。尤其是LNA，源级串联的那个电感会严重影响LNA的所有性能。
1.偏置是片上的，只需要加VCC。两种封装的电流分布稳定在7.3mA和8.5mA。
2.关于键合线模型，我用的工艺PAD电容在后仿时就被提取了大概90多fF。PCB上焊盘电容这在不同的封装上怎么考虑呢?这个电容对电路影响有多大呢?
3.芯片对地，在设计时LNA，emitter在片上没有串联电感，就是通过bondwire引出。但之前发现一个问题，通过bondwire引出的地管脚与衬底通过导电胶引出的管脚间测试存在兆欧级的电阻。
谢谢！
我认为，直流偏置的差异与电容和电感无关，不同封装会有那么大的差距一有可能是本身片子差异，
二就是不同封装应力不同造成的，3就是如果小编电路的偏置电流本身是随电源电压变化（非二阶效应）。那封装绑线的等效电阻会有一定影响。
关于第二个问题，我是用HFSS建模整个电路，包括PCB，封装，芯片。然后在ADS中拟合出来的电感两端并联两个电容的模型。
第三个问题，如果没有背孔工艺，你的芯片背面就不是地啊，就要通过bond wire引出。如果芯片不是地，存在那么大的电阻也是可以理解的。你用的是HHNEC的SiGe工艺吧，感觉现在IBM和TOWERJAZZ的SIGe应该都有TSV了。
我的Q：101829910，有些问题想多交流一下
关于第二个问题，我是用HFSS建模整个电路，包括PCB，封装，芯片。然后在ADS中拟合出来的电感两端并联两个电容的模型。
第三个问题，如果没有背孔工艺，你的芯片背面就不是地啊，就要通过bond wire引出。如果芯片不是地，存在那么大的电阻也是可以理解的。你用的是HHNEC的SiGe工艺吧，感觉现在IBM和TOWERJAZZ的SIGe应该都有TSV了。
之前有过片上SGS测试，电流也在7mA左右，但测试S参数与预期偏差也比较大，在测试时两个地可能不等电势，一个连接在网分的地，另一个是给加了一个0V电压。
corner 的影响，同一个wafer上面，造出来也有corner的影响的