给10bitDA加输入为什么需要11bit的AD？

在cadence里面给一个10bitDA做仿真时，一般需要用veriloga写一个11或者12bit的AD，用AD的高10位输出作为DA的输入。
我想问的是，这个AD既然是写出来的理想的，应该不存在什么噪声之类的影响，为什么不能写一个理想的10bit的AD，刚好用它的10位输出作为DA的输入，而非要写一个大一点的位数的AD，用它的高10位输出作为DA的输入呢?
哪位大哥指教一下......

啊啊啊......

说得有道理。在电路板上测试的时候一般要用一个精度超过DUT的器件来辅助，所以仿真的时候也习惯了。其实只要是理想的数学模型，确实没有必要再提高精度。

我觉得也是........

我觉得10位就够了，没必要用12位的，我一直就是这么做的