bias走线过长导致电压下降的分析

芯片中偏压2.4V经buffer再电阻分压到1.2V，1.2V电压是提供给数字的LDO的，LDO输出为1.8V，buffer后分压电阻为两个50K。
芯片测试的时候发现模拟部分电源升至4.3V以后LDO的输出电平下降。
初步怀疑是偏压的问题，检查版图时发现这根1.2V的线在版图上走的过长，差不多有5000u，穿过数模的levelshift，但用的是顶层金属Metal5，和DGND的Metal1并行走的较长。
但仿真时候，无法进行建模模拟出实际结果。1.2V的走线按道理都是AC电容耦合的信号，除分压电阻外没有DC通道，无法理解如何1.2V能降至0.6V左右。
请教各位是否遇到过这种长走线导致电压下降过多的情况?抑或潜在其他别的问题?

不知道你想问啥，怀疑啥就仿啥，有啥不能建模的

我仿真的时候在线上加了很多电阻，再有电容耦合了很多时钟信号，但无法出现1.2V被拉到0.6V左右的情况

Ibias是电流，不太可能走线长了导致下降
Vref如果走很长，而且有电流的话，可能会降低一点点，但是你的情况大不相同

最好有电路图或者结构图。是不是buffer有问题。既然是接到ldo输入端，那肯定是个栅极，相比信号走线的电阻，该电阻是很大的，怎么可能会有0.6V的压降。

建议检查版图！如果确认电路结构没问题，那么金属走线出问题的概率微乎其微。手动检查版图有没有哪个孔打偏了或者链接出现错误，导致信号和电源或者地短接。怀疑那条信号线出问题就仔细顺着逐步检查，或许会有所收获。DRC规则文件可能出问题，不一定非常可靠。

走线问题不太可能造成0.6V的压降应该有支路到地了

3各节点：
1 芯片2.4V偏压——未知；
2 buffer输出——未知；
3 ldo输出——下降；
想办法找到那两个节点中出问题了。
提醒你注意下buffer，buffer是折叠型的吗?

1、如果单从BUFFER到LDO的OP输入栅极上的电压变化来讲，是不会变化这么大的。
2、你描述的是:“芯片测试的时候发现模拟部分电源升至4.3V以后LDO的输出电平下降” 。那么在电路上请先确认下BANDGAP 和 BUFFER输出随电源电压的变化情况，如果没有问题可以再考虑在版图上的走线问题。
（个人观点）