关于Fractional PLL工作原理不太明白的一个地方
时间:10-02
整理:3721RD
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PLL的锁相是需要时间的,换句话说,切换divider的分频系数以后,是需要一个settling time才能在VCO的输出上得到反映。
但是,sigma delta modulator的输出的分频系数却是基于reference clock的周期的,跟PLL的settling time相比,非常短。
换句话说,当sigma delta modulator的一个分频系数还没有来得及在VCO的输出上得到反映,就被切换到下一个分频系数上了。
如此一来,跟理论分析的分数分频原理不符。如何能够实现分数分频?
分频比不断地变化,于是分频器输出的边沿也不断地变化,锁定时边沿会在ref的边沿附近变动,这些变动的平均结果是vctrl位于一个电压值,这个值使VCO工作在ref的小数倍上,而这个取平均操作则由loop filter这一具有低通特性的电路来完成。
受教了
受教了。謝謝。
二楼的牛的很啊
thanks
good!
学习了学习了
Thanks for sharing the knowledge
向二楼学习
THANKS A LOT
受教了
不错2楼说的很有道理
DSM的参考时钟更多是由VCO分频后的反馈信号提供 从DSM改变分频比到VCO改变输出频率 这个响应时间是ns级的 但是DSM的切换时间是us级的
恩有道理
thanks
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