LDO流片后电源抑制比下降很多，什么原因？

作了一个LDO，仿真电源抑制比是75db@1k[/email]
流片后，发现只有50db@1k[/email]
请问这是什么原因造成的?
是用频谱分析仪测试的，
是电路、版图还是PCB版测试的问题?
请高手来解答！

这个是不是有些太不正常了

这个也正常，不是所有的器件模型都是那么准确，LDO的PSRR 在低频一般都是LDO环路增益的倒数，测试环路增益，对比一下，另外LDO的基准对PSRR影响很大，看LDO基准输出的-3db频率是多少，最好是小于1KHz,

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这里的模型确实不太准确，
用了BYPASS电容，因此基准的因素可以排除，
但是测试LDO的环路增益怎么测试呢，
仿真倒挺方便的！

ding yige

怎么实测LDO的直流增益阿?
请高手指点

除非你用的Bypass电容是片外的，否则还是要考虑基准的抑制比

顶 我也想知道

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就是片外的

既然有bypas pin在外面，所以建议有两个1）测试基准电压在1Khz的PSRR，如果基准电压的PSRR已经低于60dB,那么多半基准电压受到了干扰，2）测试LDO的PSRR时，对于所加信号的地线要特别注意，所以需要重新检测PCB板地线，大电流线要分开走，不要同输入信号线同地线。

这是个普遍问题啊看来

看看！

11# rfzheng
这个很难保证的吧?一般来说，我们制作一个芯片，就只有一个地把?若是弄好几个地，需要pad 很浪费面积。
我觉得pcb制作很关键

1# confiope
问下小编：您用频谱分析仪，直接用输入的功率减去输出的功率，是不是?

对了，再问下 你是用什么封装形式的?DIP还是SOT?
1# confiope

SOT封装
怎么测的
我也不太清楚，当时我不在场

我也很想知道，用频谱分析仪测psr的方法，关键是输出功率怎么计算呢?

同问啊，发觉bonding wire的计生电感比想象中影响大啊！

kankan...