几个珠海建荣电话面试问的题目，小弟答得不明不白，请教各位。

1. 说说ESD layout上有什么要求或注意的地方? 比如说ESD漏极过孔到poly的距离有什么需要考虑的?
2. 30V breakdown电压的管子组成的电路，ESD保护的snap back电压是20V，打ESD测试失效后，发现ESD结构完好，芯片其他电路有烧毁痕迹，说说有哪些可能性造成?
3. 芯片内部集成一个运放，运放的out端和-端跨接一个电阻，通过-端在芯片外部挂一个下拉到VSS的电阻调整放大倍数，请问这个芯片内部的跨接的电阻的取值有什么需要考虑的?
4、 zenner稳压管稳压状态时的温度特性
5. 常见的两极运放（diff input pare + class A输出级）用弥勒电容补偿加上调零电阻，请问这个零点是比第二主极点 靠近原点好，还是远离原点好?
mill电容为PIP电容，有上下两个极板，哪个极板连接主极点对应的节点较好?

唉，亏我还本科做了两年模拟IC，这些问题都答不上来。
各位帮我解答下好吗?
看完答案我找块豆腐撞死自己，死也瞑目。

1. 说说ESD layout上有什么要求或注意的地方? 比如说ESD漏极过孔到poly的距离有什么需要考虑的?
ESD的面积，过孔到poly的距离应该足够大来增大二次击穿的电压和电流
2. 30V breakdown电压的管子组成的电路，ESD保护的snap back电压是20V，打ESD测试失效后，发现ESD结构完好，芯片其他电路有烧毁痕迹，说说有哪些可能性造成?
栓锁效应，ESD没工作，电流通过寄生效应与电路相连了?这个不是很确定，没做过ESD。
3. 芯片内部集成一个运放，运放的out端和-端跨接一个电阻，通过-端在芯片外部挂一个下拉到VSS的电阻调整放大倍数，请问这个芯片内部的跨接的电阻的取值有什么需要考虑的?
足够大，过小的电阻会降低放大器增益
4、 zenner稳压管稳压状态时的温度特性
低压的时候是负温度系数，高压的时候是正温度系数
5. 常见的两极运放（diff input pare + class A输出级）用弥勒电容补偿加上调零电阻，请问这个零点是比第二主极点 靠近原点好，还是远离原点好?
mill电容为PIP电容，有上下两个极板，哪个极板连接主极点对应的节点较好
零点远离原点好，零点增大相移而减缓增益下降使得PM减小，所以应在次极点右侧
下极板接主极点节点比较好，下极板到地的寄生电容较大
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感觉题目不是很简单啊，不是应届生面试吧?本科两年模拟能答出来的话很牛了。

学习了

感谢小编的答复。关于问题。我经过检索之后有不同的答案，还望各位指正。
1、ESD漏极过孔到poly的距离在MOS的漏极加入了一个“ballast resistance”，可以令ESD的各个finger流过的ESD电流均匀，防止少数几个finger先击穿了，另外，也可以吸收一部分ESD能量（从PN结上）。（这个是工艺文档上面看来的）
3、这个电阻小的话，输出阻抗就减小太大了，输出端极点会有较大移动，当然需要的输出电流也大了。
这个电阻太大也不行，这个电阻和diff inpu 的输入栅极电容的乘积，这个时间参数太大的话也会影响瞬态特性吧?
可以这样想，这个电阻无穷大的话那不就没有反馈了?
5、加上调零电阻产生的零点是左平面的零点吧，是 降低 相移而减少增益下降。（使相频曲线往上90°，幅频往下-20db/dec）
零点的位置放在第二极点后面，单位带宽应该是小了，但是相频曲线是先降后升，这个下凹会不会导致 PM在这个凹的最低点太低了?
感觉放第二极点前面一点好些。之前真没想过这个问题，觉得z 和p相等不就好了。

我怎么觉得第5个刚好相反呢
调零电阻产生了一个左半平面零点，会减小相移，放到第二主极点左边，刚好会补偿了该几点的相移

同意楼上

我觉得放在第二极点右面比较好，因为这样可以减少f0db进入寄生极点区的危险

左面还是右面对pm有影响吗 不解

1、ESD漏极过孔到poly的距离在MOS的漏极加入了一个“ballast resistance”，可以令ESD的各个finger流过的ESD电流均匀，防止少数几个finger先击穿了，另外，也可以吸收一部分ESD能量（从PN结上）。（这个是工艺文档上面看来的）
这个lallast resistance就是增大过孔到poly距离产生的，增大二次击穿电压
3、这个电阻小的话，输出阻抗就减小太大了，输出端极点会有较大移动，当然需要的输出电流也大了。
这个电阻太大也不行，这个电阻和diff inpu 的输入栅极电容的乘积，这个时间参数太大的话也会影响瞬态特性吧?
可以这样想，这个电阻无穷大的话那不就没有反馈了?
电阻肯定不能无穷大，版图面积总要考虑吧。而且过大的话输入极点可能会影响电路性能，不过一般没什么问题吧
5、加上调零电阻产生的零点是左平面的零点吧，是 降低 相移而减少增益下降。（使相频曲线往上90°，幅频往下-20db/dec）
零点的位置放在第二极点后面，单位带宽应该是小了，但是相频曲线是先降后升，这个下凹会不会导致 PM在这个凹的最低点太低了?
感觉放第二极点前面一点好些。之前真没想过这个问题，觉得z 和p相等不就好了。
这个调零补偿不好控制吧，不如直接把右平面的极点推到高频好了，流过一个调零补偿的opamp，貌似不怎么work。

我也来回答一下：
1. ballast 电阻，用来使得fingure之间的均流用
2.有可能是ESD器件和周边器件发生Latch，或者ESD触发周边Latch结构的latch。不过这种东西只有在理论里看到过，自己工作中没有遇到过。还有一种可能是内部电路有weak点（如采用了错误的低压器件），也有可能是有管子被错误打开，然后走电流烧掉了，在一些floating gate的电路里尤其常见。
3.有人会这么做吗?
4. Zener在BV在5.7V左右为零温，大于5.7V为正温，小于5.7V为负温
5.两种方法都可以，都用过
pip电容下级版对地电容会大一点，所以用它接主极点可能会好点

跟你想的差不多。增益运放，电阻的取值根据不同的应用，应该有不同的考虑吧。一个内部，一个外部，这个也太不匹配了吧，还要考虑噪声，频率等等因素。pip电容，哪个区别没那么大吧。

lz找到的这个答案是对的！ 就是要均匀开启。 snapback电压越低，ESD能力越好，但是一般不能低于芯片正常工作电压，所以增加二次击穿电压是导致ESD变差的，这就是高压ESD难做的原因。
2/最可能的原因：内部电路有breakdown及snakback电压分别远低于30V/20V的（这些器件又是直接看到PAD的），结果内部电路先breakdown，并hold，最终烧掉内部电路。　　和ｌａｔｃｈ　ｕｐ是扯不上关系的，ｌａｔｃｈ　ｕｐ是在电源加上时发生才会烧毁．

vt2怎么会越大esd性能越差? 正因为VT2＞VT1，才能达到均匀导通。

讨论下问题5，该零点有可能是右半平面零点，也有可能是左半平面零点，如果是右半平面零点，当然是远离原点，如果是左半平面零点，那该零点位于次极点附近就行了，和次极点互相抵消

nice...

xuexile...

学习学习

旁观一下，学习一下

均匀开启不能降低snapback电压，snapback电压是由衬底掺杂浓度和电阻决定的，漏极到bulk的距离越远snapback电压越低，
均匀开始只是为了增大ESD二次击穿的电流，
latch-up不只发生在上电阶段，大量数字电路同事翻转同样会引起latch-up，很多其他情况一样会引起latch-up，上面已经说了栅击穿电压是30V，ESD是20V，你说的这种情况不大可能存在吧

真是学习了

同意，3，可能是为更方便的调整放大倍数

MILLER补偿的那个应该放在第二个极点之前比较好吧?
LDO中常用这种方法去增加相位裕度

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太左太右都不行