请教------continuous-time (CT) delta-sigma modulator 系统级仿真的问题。

请教大家一个问题：
1.实验描述：
a.一个4阶分布式前馈CT delta-sigma modulator，为了避免时钟抖动问题，采用指数衰减脉冲的反馈DAC；
b.CT 环路滤波器采用“冲击不变变换方法”从DT转到CT；
c.用SimuLink建立了一个“理想”模型并进行仿真。
2.实验疑问：
a.相对于原型的DT delta-sigma modulator，为何最大输入信号幅度AMP_in_max要极大消减（大约10到20倍）才可能使CT modulator 稳定呢?
b.仿真的最大步长MaxStep需要极大减小才可以使输出码流SNDR提高，可是这样一来仿真时间急剧膨胀，原来在DT modulator中只需要几秒的仿真，在CT modulator中一下就变成了4个小时。不知道这过程哪里不对?如何提高SNDR并缩短仿真时间呢?
诚挚请教大家帮帮忙，看看这些问题如何解决?谢谢了！

附：
仿真脚本语句
... ...
amp_in_dbfs=-30;%相当于绝对值幅度＝0.1V
options=simset('AbsTol',1e-9,'RelTol', 1e-6, 'MaxStep', Ts/65536);%Ts＝1/32e6（秒），为采样周期。
sim( 'ct_ds_mod_test_mdl' , N_DFT*Ts, options );
... ...
结果：跑一次4096点数据的仿真，花4个小时，SNDR=91dB (还没考虑积分器1/(RC) 或Gm/C的误差，如果考虑进去还会使SNDR下降。)。
其一，时间太长了，几乎无法忍受?其二，相对于原来DT的SNDR＝108dB, CT的SNDR下降太多了?

不懂啊