关于sigma delta adc

有人在设计continuous time sigma delta adc时，在spectre下仿真jitter性能吗?大家是怎么仿的呢?是用verilogA写的带有jitter的clock吗?我怎么仿出来性能很差啊。不带jitter是性能还可以，并且带jitter是在matlab下验证过的，性能也还可以啊。这是怎么回事?望高手指点下。谢谢

我也想知道怎麼simulation這樣情況
不過記得baker的書有寫過
jitter對於adc的影響
倒是可以看看

咳，就没有个高手吗?

CT sigma delta ADC本来就很受jitter影响的。

thanks,goodsilicon
“CT sigma delta ADC本来就很受jitter影响的。”这话不错，但我现在用的多位SCR-DAC做反馈，理论上jitter可以容忍比较高了。并且我用matlab已经验证过了，对千分之一的jitter影响相当小的。我只是想知道大家在spectre里是怎么仿真jitter的。

在designer guide 的网站上下载带jitter 的 OSC 或VCO 的verilogA 模型,加入你需要的jitter 和时钟 频率带入电路可以仿真 了

谢谢，问题早已解决。