LDO 设计一个很奇怪的问题
把我弄的烦死了，
是这样的，
原来逆向了一个别人的LDO芯片，
相位裕量差不多是几度，
但是流片出来，
用1uF的负载电容，能稳定，不振荡，
而在此基础上，改进了补偿，
设计了两个，一个有30度相位裕量，一个十几度的相位裕量，
但是用1uf的负载电容，都不稳，需要10uf的陶瓷电容，
请问这是什么原因，
是PAD的寄生效应吗，
我加了寄生电感，bonding 线的寄生，但是
仿真下来，相位裕量大的，还是大。
但是为什么流片结果就和仿真结果相反呢?
请高手指导！
你把你的结构贴出来啊
我有一点怀疑LDO的稳定性是否改进了
建议对比修改前后的闭环阶跃响应曲线。
若有过冲，比较过冲相对与阶跃量的比值。
搞清楚两条曲线的过冲是由以下的两者中的那一种导致：
1. 左平面的闭环共轭复极点，通过零极点分析得到这个共轭复极点的实部和虚部，并进行比较
2. 几个指数项的衰减造成了过冲，这个过冲不是由减幅振荡导致。如果原来的设计是这种，或者会比修改后的设计稳定性更高
你有把增益欲度考虑进去吗?Bode图只是片面地分析环路的稳定性，如果不做根轨迹无法保证你设计的LDO是稳定的。再者，PDK的model很准吗?设计时留有足够的相位欲度吗?如果PM才几度，老板就让拿去流片，我觉得是严重的质量事故。国内ICer的科研态度值得怀疑，如果客户拿到Loop测试曲线的Datasheet，估计没几家厂商敢买。
cap的esr算进去了吗?以前我做过一个ldo，裕度只有30度，但流片很稳定。我觉得ldo瞬态仿真更重要
add a small resistor (0.1~2 ohm) in serial with your 1 uF capacitor, and see if its stable.
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通常仿真时，负载电容的esr电阻约为0.01欧姆，
如果加到0.1欧姆，那么三种情况下的 相位裕量都能提高
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考虑过
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阶跃响应时，输出电压没有超过稳定时的值的，
在上升的过程中，有一个小的过冲，幅度很小
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模型是有点不准，但不会相差很大，
现在我怀疑是不是一些寄生的东西，没有考虑进去。
现在考虑的有，
电容ESR ,功率管esr（在P功率管的漏端加），vout PAD 电感等因素。
BTW,现在为了将LDO的PSRR做的高，很多公司的LDO相位裕量都很小，
如果留个45度，60度，稳定性没问题，但是PSRR很低，没有竞争力
“BTW,现在为了将LDO的PSRR做的高，很多公司的LDO相位裕量都很小，
如果留个45度，60度，稳定性没问题，但是PSRR很低，没有竞争力”
可以明确的告诉你，这个思路是不对的，只是有人没做好，就造成了这种误区。好的LDO稳定是第一位的，PSRR 有很多提高的办法，确实很难，但是不是没办法。
另外，建议你不要tape out一个连仿真都没过45的产品，失败几率极大！
另外我建议你换一家公司吧，你的老大或者其他领导都没有阻止你这么做，说明他们不懂，你没有太多可以学习的地方。机会主义对IC设计来讲很危险！说的不好听，见谅！不过是实话。
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他们确实不太懂，
之前逆向做的LDO相位裕量不够，比我做相位裕量更小，
但确实能稳，
现在我只想找到原因
那你要从寄生参数来考虑，比如PAD的电容，bonding的电感、电阻，外部器件的寄生参数也要考虑进去，不同的应用外面的电容不同。以及工艺的偏差，有没有造成带宽、零极点的明显变动，这个很重要，比如内部电阻电容便宜模型造成的参数变动。总之要相信理论，特别是成立了很久的理论！
小编，你reverse出来的电路对吗?
感觉phase margin不可能就只有几度的啊?
pole/zero分析准确吗?
reverse电路没问题，而且我们已经流片出来验证了，
完全不改的，负载电容esr设为10毫欧姆时，相位裕量确实只有几度，
而我改动之后，负载电容的esr同样设为10毫欧姆时，相位裕量有30度，
结果我改的反而不好。
那reverse的那个片子的datasheet里有讲他们用多大的电容吗?esr范围有提到过吗?
那个电路的pole/zero位置你有研究过吗?dominant-pole是在输出还是在其它地方?
你改动后的电路的pole/zero位置呢?
PM只有几度的话，即使最后可以稳定，瞬态响应也会产生很多振铃，既然模拟的和实际的对不上，只能说明模拟的条件不够真实，一般model没有明显问题，还是找找是否有寄生电容漏了
学习了，谢谢lz
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负载电容1uf，
为陶瓷电容，esr很小的，
不需要esr来稳定，不能用电解电容，
主极点是变化的，轻载时主极点在输出级，
重载时在运放第一级，
后面有零点补偿
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瞬态响应没什么问题。
我一直在想模拟和真实的差别究竟在哪里?
不知道“很多公司的LDO相位裕量都很小“这句依据和在。据我所知大多LDO相位裕度都会大于45度，某些极端条件下，可能会在45度附近。如果相位裕度小于45度， 瞬态响应会很差，每次负载变化的时候，需要较长的时间恢复正常。这也是不合理的。
建议LZ说明下你的架构及补偿方式，有助于大家分析你遗漏的是什么
运放的第一级是指哪里?
最终pmos的gate端?
没有图示或电路，大家各自的描述都是自己的东西，可能会产生歧义。
所以还是希望lz能发图说明一下。
将LDO的PSRR做的高，很多公司的LDO相位裕量都很小.
-----PSRR和电路结构有关，很多地方可以提高PSRR的，但不见得会牺牲PM。
如果是照抄别人的LDO结构，估计比较难了。一般LDO的PSRR在低频时达到60dB就可以。
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PSRR低频60dB，你这是老黄历了吧，
我们这要求70dB@1KHz。
我说的是成测60dB@1KHZ,你们按照70dB设计是对的，必须留出一定的余量。如果要求高PSRR，不是就高这10dB的。HighPSRR的LDO，通常都达到90dB@1KHz.
瞬态响应有看過嗎
樓主電路架構是用怎樣的補償 miller or 靠 output capacitor的 esr
多嘗試不同esr值的電容看看吧~
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米勒补偿