求教：怎样得到DLL的差分输入时钟

我的压控延迟线（VCDL)是用的差分结构，但是怎样将输入的方波变成差分信号呢?我想的是分别用个非门和传输门，这样就得到了两路反向而且没有相位差的信号，也就是我说的差分信号。然后进入PD的也是处理后的方波，而不是输入的原始方波，免得第一级的延时比其他级的多了一个非门的延时。我这样想对吗?这样的话，当锁定时，输出方波就和原始输入方波存在一个非门的延时差。各位高手有没有更好的办法呀?望多指教，谢谢了

用Balun结构

不知道这个Balun结构怎样用在芯片里面?它好象要用到电感什么的，在芯片里面可不好弄，而且频率范围比较宽~

怎么没人回我，自己顶一下~

再顶顶顶顶

DDDDDDDDDDD

DCVSL
差分ratio logic电路可以做出non-overlap的差分时钟