设计一个DPLL

请问设计一个DPLL用于倍频（1~128,整数倍），最高频率6MHz，这种资源、功耗消耗怎么样，一点经验都没有。设计复杂吗?
工艺：0.25um，电压3.0V。
我本来有一个低功耗高频晶振电路，一个低功耗低频晶振电路，一个内部RC振荡器，现在为了节省成本，想改变一个方案：
只使用低频晶振电路，内部使用DPLL倍频。另外，我的DCO可以就使用这个内部RC振荡器来实现吗，这样DPLL中的DCO也与我现有的RC进行了复用。
因为从来没有接触过DPLL，不知道需要付出多大的代价，做过的人可否指点一二，这样是否有成本和功耗优势?方案是否可行?

What's the Application?
Is noise profile an issue?
DPLL is good for small area/cost but bad for others.

谢楼上的回复。
主要给ADC做时钟，因为ADC的位数还不算高，所以对时钟上的noise要求还不算高。

刚要做，学习学习~