一般芯片的时钟都用ＰＬＬ？

是不是一般的芯片上的时钟都是由ＰＬＬ产生的?
比如说要２００ＭＨｚ－３００ＭＨｚ的时钟
晶振有没有这么高的频率?
是不是一般用个１０ＭＨｚ左右的晶振做２０倍频得到的?
还有如果是低频的锁相应用，比如１６ＫＨｚ要锁到１１ＭＨｚ
是不是频率约低，环路滤波的电容就约大，只能外接电容了（ｎＦ数量级）
有没有做过这方面的高手指点一二啊

超过100M的晶振确实较少，一般都是使用PLL产生。
环路的截止频率Ko，即其开环增益为零时的频率点，一般小于等于0.1的Fref。Fref为参考时钟。
同时，滤波电容大小直接取决于其截止频率。所以参考时钟越小，所需要的环路滤波电容越大。

谢谢高人指点！
今天很高兴啊,
做了一个星期的PLL,终于仿真OK了
16K到11M(675倍频)
可以稳定工作了,但是环路滤波电容太大(2nF)
要想想办法,怎么才能全集成

晶振就可以到10几M

thanks for your information.....thanks.....

环路滤波器的大小和参考时钟没有必然的关系，和你环路参数有关。减小电荷泵电流或减小VCO的调谐增益都可以减小环路电容的大小，代价是环路电阻变大（噪声变坏）

時鐘的快慢是跟負載cl有關，電路板上的cl太大，很難有那麼快的時鐘。只能做在晶片內。

PLL环路带宽不能高于十分之一的参考频率，对于Integer N PLL 而言，这点就限制了你所需要用到的器件，所以你的电容肯定只能用大的，只能片外集成。
当然，如果你会做digital PLL,另当别论。