请问：仿真流水线ADC时，时钟信号怎样处理？

小弟正在设计一个流水线ADC，但是却发现整个电路带上实际的时钟电路进行仿真时，过程非常缓慢。请问各位做个流水线的同志，怎样仿真真实时钟对ADC的影响?或者在Cadence或者hspice里，怎样在理想时钟上加入jitter这类噪声源，然后用这种模拟真实时钟的信号来驱动ADC?

我的观点：
时钟的抖动假定按正态分布，对ADC的影响可以手算个大概。
想要仿真的话估计主要在行为级（用C或matlab）跑跑了
想在时钟上加jitter在candence里是不是可以使用理想VCO当时钟源（VCO输入加电压噪声）?
流水线ADC还算快的，一个时钟出一个数据。试试SAR的跑个2048点FFT看，更漫长呵呵～～

1# prgray
小编名字好牛X啊, PRGRAY又出现啦
clk jitter 不用考虑，这个东西不是你所能决定的
而且有成熟的理论，需要仿真么?找个公式一算就知道了

3# fuyibin
谢谢您的回复
请问“clk jitter不用考虑”是什么意思?
jitter对信噪比的影响有公式可查，但是公式都是针对具体jitter是多少来说的。现在我不知道我设计的时钟电路所产生的jitter到底是多少，所以我起初打算把这个时钟注入到ADC中，这样可以直接观差jitter的影响。或者换一个角度：我想通过对比理想时钟和实际时钟电路的效果，来看看我的时钟电路设计的是否合格，而并非想去单纯的研究jitter对电路的影响。
您的意思是是测量时钟电路的jitter，然后把这个测量的jitter带入公式算信噪比的恶化吗?

2# cuckoohui
谢谢您的提示

学习了，谢