cedence奇怪的现象

[img]file:///F:\DOCUME~1\ADMINI~1\LOCALS~1\Temp\WDJ1B}Y1T7D]Y{R[HU0ZHIT.jpg[/img]我在这张图最左下角的port明明输入的时候是-20dBm，可是到最后仿真结束，我想看转换增益的时候，pss仿真过后，当我测power的时候，它居然显示为-14dBm了，不知道这是怎么回事，有人知道吗?

由于我采用的是基带输入源端直接接地的（没有电流源），所以在工艺角仿真的时候，由于vth会来回变化60mV，所以我的电流变化的很大，也导致我的指标相差太大
工艺角电流转换增益1dB压缩点
ss2.34mA-10dB>0....dBm(个人觉得这个太不正常了)
tt4.8mA-6dB-4.9dBm
ff7.8mA（电流太大了）-4.7dB-5.7dBm
有人知道该怎么处理吗?除了让我加电流源以外还有什么办法?
你们知道我的问题出现在哪里吗。

这个正常，想想为什么差的是6dB，而不是别的值?再想想阻抗匹配，相信你会得到答案的。

3# vvsilicon
我的输入port=50欧，是不是因为和实际输入阻抗不同所以造成的结果?我还想知道的是这对我进行增益比较时没有影响的对吗?

up！up！