Cadence中hspiceS 调用Verilog-A

我用Cadence的hspiceS仿真，想调用Verilog-A写成的一个模型，用了-hdl命令，但是总是有错误，大概是这样：
error ...in file "ciwInport"
或者 unbound variable -hdl
或者 add .... view list ....
请问这是怎么回事啊?

其实不用这么费事，如果要仿真的代码很小，又不关心内部的波形，可以当做一个器件的model对待，include调用就行了。如果用标准流程就稍微麻烦了。

同意楼上

2# knightrider8888 谢谢你的建议 我试一下

我用受控源实现了理想DAC不过还是谢谢上面两位的建议

謝謝！