ADC 动态特性随输入频率变化？都来看看吧

我在做ADC， 仿真出ADC动态特性EBOT (有效位） 随输入频率增大会降低， 如30Mclock，在6M输入，EBOT有9.6， 在14M输入降到9.0. 降得比较多，我把采样switch改为理想的，还是会降低，大虾们说说你们的经验好吗? 怎样才能有比较稳定的EBOT?

没人呀

这是正常的啊！
你是用的什么结构的啊?不过从你的精度和速度来看，应该是pipeline的吧！
关键是你第一级的采样保持的带宽是否跟得上(主要在op上)，你可以单独对这一级做一下仿真。
当然后面的stage也有影响，但是非常小
如果你的采样保持没有问题的话，那么你可以看一看你的输入带宽(跟电容两端的开关都有关系，假如采样与op无关的话)，这个从你的输出code上可以很多容易得到，就是你的输出code不是满幅度的。这样的话，可以增加输入带宽或者增大输入信号的幅度

另外，如果你tran下的ENOB只有9.6bit的话，有点低，tapeout后上9bit不容易，不过还要看你对噪声、匹配计算的精度及对建立时间所留的余量及准确度，要是都计算得很准确，应该也没有问题
不过也看你设计所要求的ENOB了，呵呵

感谢小编的分享了！

本来就应该随输入频率增加降低，有什么问题，这是正常的啊

是这样的，但是他的问题是30Mps的ADC，普通应用自少应该保证0~15MHz的输入频率范围内性能在设计指标内才行。
除非他的应用的输入信号频率只有几MHz

多谢tayo134！看得出是个大虾！