如何用verilog语言实现pipeline ADC的功能性描述

verilog or verilogA?

simulink或matlab script也可以的

不好意思 没有说清楚是verilog hdl

ADC 本身是模拟的 想用verilog hdl 实现功能性描述可以跟其他的数字模块放在一起验证

是整體ADC或是各個block的behavioral model?
此外,spectre config view可以混合模擬

simulator 選spectreverilog

是adc整体的behavior model. 想把adc的behavior model 放到digital里面一起跑