初学AD，请教！

自己也看过一些论文，感觉每个和每个说的都不太一样，而且算出来的参数也不太一样，所以有些疑惑。

搭车同问

顶，同问，初学者。

等待回答

根据你的问题我做一个简短的回答，希望对你有用。
根据你的问题，你设计的应该是pipelined ADC（PADC）
流水线ADC一般由N级构成，对于前面几级，它们需要达到的级精度也就越高
越往后的各级对精度要求也就相应的降低。
下面我讲讲对SHA设计中运放设计的参数计算，其它各级MDAC中的运放类似。
运放的参数主要由静态误差和动态误差确定
而静态误差涉及到得是运放的开环增益A要求，以及SHA工作时的闭环反馈F系数。
动态误差涉及到得是运放的带宽W要求，以及SHA工作时的闭环反馈系数。
当然在由静态误差和动态误差确定增益和带宽时需要知道运放工作时的负载大小，而负载涉及到的是采样电容、反馈电容、第一级的采样电容，寄生电容以及一些其他的电容。
其中采样电容根据噪声要求来确定，由采样电容、反馈电容、运放输入端寄生电容来确定运放闭环反馈系数。
上面计算的具体公式各个学校或者公司都可能不一样，你可以问问你所在学校或公司是怎么确定的。

我也来补充一下,关于SHA的设计我建议小编看看berkeley EE240的课程,特别是2001年和2003年couse中的project,里面有好多学生完成了的SHA,希望对你有帮助！
https://www.eecs.berkeley.edu/~b ... _2004_sp/index.html

不好意思，忘记说了，是流水线的AD.
另外我看了一些论文：对于运放增益的要求的计算是根据：运放的增益误差小于1/2个LSB来确定的，这一点大部分paper都比较统一，得出的增益值也都基本合理。
而主要是在算运放GBW时，各个文章得出的结果就不尽相同了。
不过大都从建立时间来着手考虑。
看了一篇台湾的硕士毕设，那里面提到是从建立误差小于1/2LSB。但是这样算的话，对于2.5b的MDAC中运放要求其GBW有1GHz+(10b 100MSPS，F是按理想的1/4算的)
感觉这个数值有些大，所以才开贴来问一下论坛的大虾。

谢谢。马上拜读，呵呵。

没人气啊。

拜读一下 -0-

继续顶。没人理了吗

都沉到底儿了。

顶，同问，初学者。

不少论文会胡写，比如SH（PGA）电路中1:1传输时，增益误差为1/(A*beta)小于1/4*LSB，这明显是在参考电压为0~Vref的结论，在全差分-Vref~+Vref的参考电压时就不能直接套这个结论。说白了就是限定条件，然后在这个条件的基础给归一化的误差，增益误差、建立误差、电容失配之类的总的误差影响小于1/2个LSB，为了计算方便所以才分配每种误差小于1/4或者几分之几的LSB，其实每种误差的大小不确定。
另外，先确定要分析电路的参考电压，然后写严格的传输函数，然后根据函数中最大的偏差电压，这个偏差电压小于几分之几VLSB，由此推出结论。论文上归一化的结论随便拿来用会出问题。

过来学习了，顺便加加人气

13# pop_mos
看样子小编很急切的要人来理睬一下咯，哈哈
SH其实有误差是无所谓啦，比如说你的
the sample hold settling error is about 1/A for flip around structure.
If opamp open loop gain is not large enough , then there are somes errors of S/H output compared with the input signal.
however, if you can make sure the low gain will not induce distortion(THD),
the S/H is also OK for application, which just attenuate the amplitude of signal instead of signal degeneration.
For the MDACs, the open loop gain should be high enough because the signal will be mutiplied by 2, quantilized and minus/plus the reference voltage. Every stage error will be accumulated. the equivalent input error should be no more than 1/2LSB.