LDO测试发现在大负载时输出电压下降
仿真时输出即使到50mA也不会出现输出电压下降的情况（前后仿都验证过）
此时输出电压稳定在1.6V，应该不是稳定性问题。请问有碰到过同样情况的?
package and bonding wire resistance?
不明白 xcoder 具体指的是什么意思
负载时片内的 测试点在片外
加上package and bonding 模型也验证过的
PCB的连线电阻有没有考虑?
可以测试bandgap嘛? 测一下，看看是不是banggap的问题（重载下轻载下都测试下），如果是的话，有可能layout没处理好，可能会有latch up问题。
有可能是bandg问题...或者大负载时影响误差放大器失调?
must be the parasitic resistance
那你试试LRZHU的建议，LAYOUT可能没考虑好
拿电路图出来看看才能看个究竟。
Vout 是突变还是线性掉下来的?
线性的掉，楼上说的各种情况都有可能
突变，是不是保护电路（限流等）起作用了
BTW，不太同意是BGR的问题
20ma很小啊！
10# ckseu
是挺小的，也不知道做出来有什么用啊。
输出这么小，效率肯定上不去。
个人估计你运放的增益下来了很多。
BGR受影响的可能性不大。
看看小负载，大负载的输出情况；
如果小负载情况下，输出电压正常；大负载情况下，输出电压下降部分；那么查查你的layout输出引线，是否线宽有点窄了，有可能在这上面消耗一部分功耗！
多谢各位的关注， BGR测试过没有问题，再说在小负载的情况下LDO输出正常，大负载时出现问题，这可以排除BGR的影响
想问问Layout的引线是怎么影响我的输出电压?
我个人感觉不太会是BandGap的问题，提供给芯片的电压源稳定吧?如果比较问题，那不太会是BandGap的问题，我觉得有可能是输出的地方，Layout的时候，虽然输出管尺寸够了，但是铝线宽度不够，造成输出电压下降的
20mA电流又不大