PLL抖动的传递
时间：10-02
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OSC的输出作为PLL的参考的时钟，不知道OSC的拉动是不是全部会反应在PLL的输出上。
例：如果OSC的抖动为5%，那么PLL的拉动只能5%以上?
例：如果OSC的抖动为5%，那么PLL的拉动只能5%以上?
不是的 低频的抖动才会传递到输出端，高频的抖动会被PLL环路滤除掉
而且和PLL的分频数有很大的关系
分频数越大，低频的抖动对输出的抖动影响越大！
不太懂啊，OSC的噪声特性是HPF的，应该是高频的抖动到输出端呀
He said the OSC is REF CLK not VCO. LPF of course and therefore the REF CLK jitter experiences the same PLL loop with filtering. It is impossible to show up 100% at the PLL output.