怎样设计低频PLL？
时间：10-02
整理：3721RD
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请教：
对于
低输入频率=大约几百Hz（如200Hz）；
输出频率=输入频率的256倍频；
输出频率作时钟用。
这样的锁相环有怎样的设计原则?
采用什么样的架构最合适?
怎样去补偿?
欢迎大家指教，讨论！
对于
低输入频率=大约几百Hz（如200Hz）；
输出频率=输入频率的256倍频；
输出频率作时钟用。
这样的锁相环有怎样的设计原则?
采用什么样的架构最合适?
怎样去补偿?
欢迎大家指教，讨论！
这个一般归类于Clock Generator
采用全 CMOS 结构
片外滤波器
Also you can try digital type PLL.