关于pll的带宽

一直对pll的带宽不太明白
pll是一个反馈系统，输入与反馈回来的相位误差最终会为0，这也是锁定的情况。但是根据反馈理论，只有较大的开环增益时输入与反馈才可认为相等
我们设计锁相环时，把带宽设计为输入频率的1/10，那么这时候增益应该很小才对啊，与我理解相矛盾了，可能本身我理解的有问题，所以想请教下各位：）
还有，输入频率的大小对于环路有影响么?
我在smulink里对pll建模仿真，发现：如果输入频率远大于带宽，那么pll有可能锁定不了；如果减小输入频率，pll就可以锁定。不知是我建模的原因还是可以从理论上找到解释。还请大虾指点一下

我不知道，你怎么得出当环路带宽为参考频率的1/10是的开环增益会很小?当采用2型PLL时开环有两个极点在原点。
还有，环路带宽要小于参考频率1/10是为了使环路滤波器能使phase error 平均化，这样就不会有过大的纹波促使VCO输出变化过大而使PLL失锁。

书上说loop BW<Fref/10是通过z域模型证明的
原点处有极点的环路DC增益无限大，故静态相位误差为零

loop BW<Fref/10是通过z域模型证明的&

这个在哪里有证明啊?可以给个信息吗?

这种说法是不严格的， 相位突变时，可以消除剩余误差，频率突变时，能否消除剩余相位取决于LPF的直流增益（一般二阶LPF或charge pump可以做到）

这里说的带宽是不是就是自然频率Wn啊

就我个人的理解。PLL系统是一个二阶系统。极点在复平面上。他的带宽就看自然带宽。
因为系统响应时间是与这个带宽有关的。还有一个是LPF的带宽。一般这个带宽设置为输入
频率的1/10左右，这样如果用的chargpump的话，相位误差就会小一些。