求助一个LVS的怪异问题

求助一个LVS的怪异问题
你用什么工具作的LVS?
是不是有dummy管呢?

求助一个LVS的怪异问题
小编,要是没有dummy管的话,还会有什么原因啊?我也遇到过这样的问题?

求助一个LVS的怪异问题
cadence做的 LVS。
上面的问题 在老师的指导下解决了，更改了 工艺文件里面的 check file ,原来是 LPECHK[SORE] ，去掉了里面的 O ，
O : Forms parallel and series MOS structures even if neither is connect to power or ground。
问题就得到了解决。但是什么道理。还是没有怎么明白 ，哪位高人指点一下

求助一个LVS的怪异问题
dummy管，貌似不用在schematic 图里画出来是吗 ?

不是DUMMY管的问题，是管子的串、并联问题，小编是用Dracula做的LVS，

not really understand what the matter and solution is

只是你不检查了吧，错误还是存在。

也可能是工艺文件本身就有问题