pll的相躁仿真

只是几十m的pll 其他指标都还可以 1m的时候有70dbc 就是后面有个很大的向上翘的尖 不知道为什么 有没有遇到同样问题的 谢了

不清楚你的尖是什么样的，
如果是在带宽处phase noise的psd向上翘，
那是pll的jitter peaking引起的，或者说是pll环路zero引起的。
l

终于有人来解答了：）
是在带宽后面 很大幅度的上翘 隔段频率就有 是怎么造成的呢?

忘了说了 是用spectre仿的
怎么没有人呢

phase noise在带宽处上翘，是因为pll环路设计的相位裕度不够

对的，楼上说相位裕度的问题， 其实我在测试的时候遇到过这样子的情况，
有的时候CP受到数字电路的干扰或者PLL内部有些模块出现微振荡，也可能的。
如果是用spectreRF仿真出来， 留意一下你的bias电路：）

带宽处有点轻微上翘 主要的问题是带宽后面隔一段频率就会出现很一个大幅度的上翘 看起来就是很大的尖 不是象vco仿出来直接往下掉

如果是环路参数有问题相位裕度不够，不会每隔一段频率就有一个上翘，
reference spur 倒是有可能，看看是在ref频率整数倍吗?
你可以把你的截图发上来

高见！ 的确是在ref整数倍 之前也怀疑过
请问 怎么去抑致spur啊

减小带宽
减小cp的失配，
减小cp开关的电荷注入,可以一定程度的抑制spur

谢谢swicap兄
不过做cp以来 就一直没有太弄懂树上提的开关的电荷注入的意义 是说的由于电容的作用带来电荷共享吗?

hehe,pll难做啊

电荷注入和电荷共享是两个概念，
一些教材都有详细的描述，比如razavi的那本教材
你可以认真读读

看的翻译版 阿贵老师实在翻译的中文不好读懂啊
不过我想问下
1 怎么去仿cp的mismatch 看到别人仿出来的图都是扫控制电压 不知道怎么去扫出来的
2 还有 试着重新又做了cp 还是出现了大的spur 问下swicap兄 你一般电压的纹波单独仿多大 pll里多大为合适

谢谢
我马上要做这方面东西了

学到很多东西，学习之路好漫长

高见高见

是不是参考频率引起的杂散?

能说下，怎么仿真vco的噪声吗?
有谁知道怎么仿真VCO的噪声，用cadence的spectre,我的vco是环形振荡器实现的。知道的回个话！

vco相噪可以用spectreRF的pnoise+pss来仿或eldoRF的sstnoise

只是几十m的pll 其他指标都还可以 1m的时候有70dbc 就是后面有个很大的向上翘的尖 不知道为什么 有没有遇到同样问题的 谢了

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