串行通信信号问题求助
1>Both data and control information may be output on this pin and are clocked on the positive edge of SCLK。
译：数据和控制信息都可以在该管脚输出，并且，数据和控制信息是在SCLK信号的正沿进行clocked。
问：clocked是指，信号开始?信号有效(接收方采样)?
2 SDOFS is referenced to the positive edge of SCLK
译：SDOFS信号以SCLK的正沿为reference。
问：reference是指，参考，信号开始?
3 SDIFS is sampled on the negative edge of SCLK
译：SDIFS信号在SCLK的负沿采样。
这个应该没问题，在SCLK的负沿，SDIFS信号被接收者接受。
求指点。
1，所谓锁存就是说你在时钟信号是低电平时把数据写到该引脚，时钟高电平时该数据就锁存或者移位。也能理解为在时钟高电平时该引脚上的信号才有效。
2、你的具体问题没说清，但一般同步帧是以时钟高电平为参考是从时钟为高电平这一时刻为参考，只是一个时间点。
感谢楼上兄弟回应。
还是不太明白，前面的英文是器件手册中的芯片说明。
3中的问题，
3 SDIFS is sampled on the negative edge of SCLK
译：SDIFS信号在SCLK的负沿采样。
结合您的回应，我理解就是：SDIFS信号在SCLK的负沿被锁存了。
可1. xx are clocked on the positive edge of SCLK;
2 SDOFS is referenced to the positive edge of SCLK
译：SDOFS信号以SCLK的正沿为reference。(SCLK是时钟信号，所有信号都要和时钟同步的，但有些是上升沿，有些是下降沿)
中的问题，还是不太理解，再请教一下，我要用51做接口，对于
1，那么我应该在SCLK的正沿采样/锁存XX信号吗?(还是正沿只是开始，负沿才可以采样/锁存XX信号)
2，可以理解为SDOFS信号和SCLK信号是同步的吗?(SDOFS is
referenced to the positive edge of SCLK,都是上升沿同步，至于各自的周期，由各自信号决定?)
板子调试完了，总结一下前面的问题，以后谁遇到类似问题，可以参考一下：
1. xx are clocked on the positive edge of SCLK; 正确的翻译：xx与SCLK的正沿是同步的。(那么，我就在SCLK的负沿锁存XX数据，结果正确）
2 SDOFS is referenced to the positive edge of SCLK；SDOFS参考为SCLK的正沿。（其实和1是一个意思）
3 SDIFS is sampled on the negative edge of SCLK；SDIFS在SCLK的负沿采样。（其实还是和1是一个意思）
结果：所有的数据，都是在SCLK负沿被接收方锁存的，（那么，所有发送方，都是在SCLK的正沿，发送数据的）。芯片手册里面说的和给出的时序图，错位了半个SCLK，大坑啊。
调试用的芯片，只能SCLK正沿发送数据，不如多数具备SPI接口的芯片，它们是可以通过设置，以确定在时钟的正沿或者负沿接收发送数据的。
C51做一个2M接口的串行通讯，同步不好做，只能是严格控制程序通讯部分关键指令的执行周期了。