DRV8860 latch问题

我们在用DRV8860驱动电磁阀线圈。测试过程中我们设置激励时间是300ms，PWM占空比50%。我们让A路导通之后，A路经过激励时间之后处在PWM保持状态，这时候我们切换其他路的导通和关闭状态，latch信号发出之后，A路会从PWM保持状态重新进入激励时间，然后才进入PWM保持状态。相当于A的输出状态在latch信号发出之后被刷新了，重新执行了一次导通到保持的动作。这个问题是否可以避免？下图是示波器波形，黄色的为A路（低电平为激励时间段，PWM为保持状态），绿色和蓝色为其他两路处于不断切换的输出（高电平为关闭，低电平为导通）。

没有看到波形，请重新上传下。

另外在Latch上升沿来前，有没有改变A路的DATA？