关于04806双PLL输出时钟有50hz干扰非常疑难问题，请教

目前用了个04806，双PLL模式，参考时钟是FPGA从cpri口恢复四分频得到30.72MHz，vctcxo是30.72Mhz，输出为122.88MHz及其倍频分频时钟。

现在的现象是：

1. FPGA恢复的30.72MHz中心频点两边+/-50hz处有较大干扰（-40db左右）

2. vctxco输出30.72mhz同样有一定的50hz对称干扰（-60db左右）

3. 此时输出时钟中心频点两边+/-50hz，干扰会很大（-30db左右），杂撒相位噪声 也很严重，严重影响RF发射信号。

4. 如果cpri口仅仅保持link，而发数据为全0时，则FPGA内部相应模块不工作（不走数据），则恢复出的30.72MHz的50Hz干扰非常小。04806输出时钟也会特别好（无杂撒噪声，50hz干扰也很小）。

有人遇见过么？  提两个问题

1. FPGA逻辑多启用一点，怎么会引发恢复时钟50hz干扰的有无？（FPGA电流供应充足，其他逻辑都删掉，仅保持cpri口时钟恢复模块，也不能改善）

2. 04806双锁相环，参考钟和vctcxo输出都有50hz干扰的情况下，我可以将loop2 的环路带宽尽量改小，已压制第一级锁相环输出时钟杂撒干扰，尽量保持04806内部vco输出时钟的质量吗？ 这样做，锁相环仅仅锁定时间变长，稳定性会变差吗？ 

没人懂么？

LZ能发个原理图么？

第一级的环路带宽和鉴相是多少？第二级的是多少？

输入Ref能从30.72提高到61.44吗

能不能贴一个相噪的图？从10Hz到10Mh？

50HZ应该是公频干扰，很大可能性是电源上面或者是PCB layout做的有些问题。

例如，在不同负载情况下电源输出的干扰和纹波对系统产生的影响？

可以测试下地上，电源上或是参考上 50hz共频有多大？在路径上把工频抑制住，用高性能的LDO,好的瓷珠/电感。否则干扰进入系统很难处理。

这几天问题定位到了。   不是市电的串扰。

调试中，用电池供电，还是不行。  最后发现，FPGA逻辑上正好10ms一帧数据，逻辑不批量的翻转，导致恢复的时钟上有100Hz的串扰（50hz低一点，电池供电已经不明显，100hz干扰一直有）。 逻辑把数据翻转去掉，串扰无；将10ms一帧数据改成5ms一帧，则串扰在200Hz上。

现在逻辑正在想办法。

谢谢各位！