时钟综合器的器件选型

   我在一个UWB高精度定位系统里边，需要设计定位基站的时钟同步电路，具体是由恒温晶振输出10MHz的LVCMOS信号，输入给时钟综合器，最后输出38.4Mhz的信号。一开始打算用FPGA通过PLL倍频分频实现，后来了解到有这样的时钟发生、及相应的缓冲分配、抖动消除等电路，请问这两种方法哪个更好一点？

Yanwei

两种方案都可以，关键看你的输出时钟要求，比如输出频点、通道数、输出类型等等，同时也要考虑成本。

如果系统内部没有FPGA芯片，那肯定是时钟发生器更实惠些。

根据你的输入要求，通过TI官网WeBench在线软件，推荐CDCM6208V1。

具体操作如下： 

登录www.ti.com.cn-->webench@ designer--> clocks，点击开始设计，进入新的页面后，输入各种你的要求，系统会告知Ti的一系列解决方案。

你要求几路输出？要求的jitter是多大？LMK03806,6208等都可以实现

输出38.4MHz是什么信号，也是LVCMOS吗？

要求是四路以上输出，通过双绞线传输最多100m的距离，传输距离较远，只能是差分输出吧。输出相位噪声有要求：-132dBc/Hz @1KHz ,-145dBc/Hz@10KHz。

输出38.4Mhz主要用于UWB定位系统中的接收机时钟同步，接收机相隔几十米，采用有线传输时钟信号给定位接收机使用。我采用WeBench软件实验了几次，觉得LMK02002和LMK04821_VCO1可能会满足我们要求的相位噪声。这两款芯片都要求片外VCO，是不是会大幅增加成本呢。

不推荐用LMK02002系列。你可以看看LMK0480x系列和LMK04906，会比4821便宜一些。外部的VCXO肯定会增加成本的。

使用双环的话，第一个实现抖动清除，第二个实现时钟合成。而我的输入参考信号是OCXO输出的LVCMOS电平，信号质量很好。我觉得使用单环PLL就可以了。我这样理解对不对？

是的，你理解的完全正确

单环的，你也可以看看LMK03806等03系列的产品，这个是单环的