CDCE62005时钟设置

本设计也是参考6678的demo电路设计，本项目使用了4个时钟，姑且就命名为ABCD四个，问题有

1  A输入时钟采用25MHZ 3.3V有源晶振输入，  时钟输出0通道为100MHZ，1通道为156.25MHZ，2通道为66.667MHZ，3和4通道为100MHZ，其中0通道时钟作为B通道的时钟输入，链接引脚为（PRI相关引脚），自己配置相关的寄存器，查看计算公式，发现，156.25MHZ和66.667MHZ的计算会有相互冲突，因为分母中有一个参数是由公用的寄存器5设置，分子也是公用的寄存器6设置。利用CDCE62005软件设置，发现不能配置小数点的频率（例如我要输出100M和66.667MHZ，软件不能仿真出来，但是实际上可以设置，目前已经测试过）。问题请帮我核实是不是不能同时输出100MHZ，156.25MHZ，100MHZ。

   2 C通道的时钟跟A通道时钟同源（只不过是通过一款时钟扇出芯片，分别配给A和C），D通道的时钟来源与B一样。调试中发现，下载同样的程序出现的问题有：

      2.1  A通道和B通道一旦程序下载完毕，PLL LOCK引脚至高，但是C通道和D通道却不是（这个现象今天才发现，因为昨天下载的时候是可以的），在我多次的下载程序下（程序相同），D通道的PLL LOCK引脚正常，但是C通道PLL lock还是低电平，为何？ 在这里发现有一个说是读寄存器会有影响，是否真是这样。说明我是负责硬件的，程序由软件人员编写，自己是刚刚换工作，才明白此家的硬件还需要负责告诉寄存器的配置。 所以希望找到最终原因，但是我需要说明的是同样的程序在另外一个板子上下载，测试通道。 http://www.deyisupport.com/question_answer/analog/interface_and_clocks/f/59/p/66853/156050.aspx#156050

     2.2 在CDCE62005中有一个charge 功能，好像是设置电流的，请问这个有何功能？  是否可以实现时钟输入幅度过小，输出的幅度可以增大的功能。

1. 检查一下此时VCO值是不是还在其范围之内

2.2 这个电流的大小是用来控制环路响应速度的

那要是按照这么说，应该反映慢一点才好，对不？感觉实际测试中发现AB正常的PLL LOCK也失效！