cdce62005 pll lock信号无法抓到上升沿

我在配置CDCE62005时，配置完9个寄存器后，启动手动自校验后无法抓到上升沿，我采用的25MHz差分晶振输入，输出频率为50MHz和20MHz。经过配置后我能够得到正确的输出频率值，但是PLL无法锁存。下面是我配置的寄存器值：

E904 0320  //register0

E904 0301  //register1

E90E 0302 //register2

E90E 0303 //register3

E80E 0314 //register4

5000 8A75 //register5

84AE 0106 //register6

BD9A 3DF7 //register7

2000 5FF8  //register8

在写完这9个寄存器后我等待了500us后将寄存器6再次写入（仅改变bit22=0），然后再次写入寄存器6（仅改变bit22=1），在整个过程中都无法抓取到pll lock信号的上升沿。请大神指教是什么原因？

拿示波器看过没，另外是不是速度太快了；

配置步凑说明你对该芯片配置流程有研究过ENCAL, 如果还不能锁定请检查输入参考频率和反馈回来的监相频率是否正确.