关于CDCE62002芯片REF_IN端口支持RF正弦输入么？
您好，
最近项目工程涉及时钟信号产生的工作。选用了CDCE62002用来把参考原子钟10MHz（1.4Vpp即±0.7V）单端输入正弦信号再生出800MHz左右的高频时钟信号来驱动后级数字电路。
问题：1、62002REF_IN支持的LVCOMS高电平识别电压为0.7VCC即2.3V，10MHzRF信号显然无法触发逻辑‘1’。
2、对于62002datasheet上的LVCOMS的说明也有不明白的地方，还请指教。
上图中数据在datasheet中p10。明确指出的高低逻辑电平的大小。而在p9中又有对REF_IN的输入描述，差分电压可以从0.1-1.3V，如下图所示。
这其中前后是否存在矛盾？
3、如何做到上述RF参考时钟的单端输入？能支持单端输入的好像只有LVCOMS规格吧，LVPECL、LVDS能支持单端输入么？需要做什么变换么？
望能答复，谢谢，辛苦了。
另外原子钟可以配置成浮地，对问题解决有帮助么？
若是采取差分输入的话，参考信号1.4V的Vpp 已经超过CDCD62002的1.3Vpp的输入限制了；
若是采取单端输入的话，参考信号1.4V的幅值，也处于CDCD62002输入的0.3Vcc（0.99V）与0.7Vcc（2.31V）之间的过渡区，不能用的吧。
是不是需要做 电平移位或者匹配 呢
REF如果单端输入的话，可将REF_IN–通过1Kohm电阻到GND
REF支持LVCMOS，LVDS,LVPECL输入，能够单端输入的只有LVCMOS，LVPECL和LVDS都是差分输入。
关于你提到的第一问和第二问，LVCMOS的Vih(min)=0.7Vcc, Vil(max)=0.3Vcc是没有问题的，这个门限指的是单端LVCMOS电平，而datasheet中给出的差分输入幅值Vin（+）-Vin（-）的范围为0.1～1.3V指的输入为差分信号时，比如LVDS，或者LVPECL，二者指的不同，是互不矛盾的。
无论是 差分还是单端耦合，看起来都是不匹配的。
Wen兄正解。我就是担心这个问题。不知道有没有什么可以解决办法呢？显然CDCE62002是数字系统使用的，其时钟输入方式也是适合数字系统的。另外我看手册中提到AUX_IN是可以被配置成外部LVCMOS输入的，不知道这方面有没有相关的资料可以借鉴？
谢谢回复。如果做交流输入并且做电压匹配后，能给出符合LVPECL或LCDS电压规定的正弦波信号。但是输入信号是正弦而不是 方波会引起62002接收到的信号变成duty cycle误差较大的问题么？另外对输出时钟的抖动有什么样的影响呢？
电平移位其实62002芯片自己是支持的。交流输入外加reg0（0、1、4、5）即可配置内部上拉电阻。
我看了Datasheet之后的感觉：AUX_IN 仅仅是用于晶体的（也许曾经可以用于输入外来时钟，但是修订版给取消了），因为P40的版本修订记录里面，针对AUX_IN有所 删改。
但是输入信号是正弦而不是 方波会引起62002接收到的信号变成duty cycle误差较大的问题么？------我觉得是难以避免的，不但占空比会变化，没准周期都会变化。
另外对输出时钟的抖动有什么样的影响呢？------周期若是不稳的话，顾不上 抖动问题 了吧
周期若是不稳的话，顾不上 抖动问题 了吧
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呵呵。我是这样想的。在吧10MHz信号做电压平移且电压匹配后用LVCMOS或LVDS格式输入REF，正常应在RF信号0电平触发的信号被挪到了V平移±0.1V处被触发，这样会导致时钟占空比不是50%，这种情况下对后级时钟抖动会有多少影响呢？
另外，原子钟的频率是很稳的。且相躁指标很好。
感谢wen兄的提示，我是在62002EVM的datasheet中看到AUX_IN端口支持LVCMOS的。呵呵。
画个示意图如何？
不知道我刚才我的问题这样理解是不是正确。或许这根本不是问题。LVPECL或LVDS差分信号的逻辑触发电压我还不太清楚。另外，我将RF信号端与地电平做差分应该也应该可以实现差分输入的功能，对吧。如下图。
正弦波作为单端信号，在 占空比 上 确实存在顾虑。
不妨改为差分信号，差分信号的切换点与具体电平无关，是由+/-交叉点决定的。
感谢wen兄的建议，但本人非专业电子设计的，本职做光学设计的，所以简单的东西在我这就是一个字难。另外我查到一篇TI文章，略观，看似可以作为借鉴。传上来与大家分享。再次感谢wen兄的帮助。6675.8863.scaa043.pdf