关于ADS1254的若干问题

我列举一下这几天的疑问，

1.根据datasheet描述，The DOUT/DRDY output signal alternates between two modes of operation.AD的输出应该是在2种模式之间循环，但是经过测试发现不准确，以t4之后的下降沿为data ready依据，如果我上电之后立即检测这个下降沿，可以检测得到，但是如果我加入一个激活条件，使它在收到外部信号之后进行这个下降沿的检测，那么之后再也检测不到，换成高电平也一样，信号始终保持低电平，而不是2种模式循环，我也做过仿真，如果DRDY/DOUT能按照时序图一直变换，那么无论循环多少次，输出应该都是毫无问题的，然而实际操作时却并不是和预期一样，这是第一个问题。

2.因为第一个问题，我想了另一个偏方来应对，上电之后将sclk拉高，足够长时间使它进入power down模式，之后收到外部信号再将sclk拉低，接下来检测下降沿，可以成功，一直到读取完24bit数据都没问题，但是关键问题来了，我想用ad实现10000个数据的连续采集，但是做完循环后测试，发现只能完成8个循环，而且异常稳定！每次都是8个循环之后无法检测到输出重新置高的时刻，突然就无法进入DRDY模式了，按理说，能进行第二次循环，那么接下来的无论多少次也没问题才对，循环部分的程序都是一样的，但是为什么后面就不行了呢？循环次数无论是10000，还是100，或者是30，结果都是在第8次循环后戛然而止，我尝试了各种方法，但是依然没有起色。

3.在尝试解决的过程中，我又有了新的疑问，先前我的clk信号是在程序中自己产生的，上电后才有，完成一次采集没有问题，但是我将clk输入换成晶振经过pll分频后的输出，却无法进行一次采集，从上电开始就无法检测到电平变换，我猜测和Prior to power-up, all digital and analog-input pins must be LOW.这个问题有关，不知道是不是？然后是DOUT的问题，24个SCLK之后是什么状态？一直保持最后一位直到下一个循环？手册上并没有提及，根据If more than 24 SCLKs were provided during DOUT mode, the DOUT/DRDY line would stay LOW until the time defined by t4.这句话，我通过提供25个SCLK，使24个SCLK之后读取下一个循环的高电平不受影响。还有这个时间表，tosc是CLK周期，那CLK也是CLK周期吧？干嘛要用两种表示方法呢，我还一度以为自己时序上出了问题。

4.然后是datasheet上我觉得有疑点的地方，The DOUT/DRDY pin is pulled LOW, indicating that new data is available to be read by the external microcontroller/microprocessor.这句话是说拉低产生的下降沿是指示标志，还是低电平是指示标志？DOUT/DRDY在我遇到问题过程中一直保持低电平，这难道是data ready？但是时序图明显又不符合，这样我最大的疑问又回到了1，ADS1254到底能不能在DRDY和DOUT两种模式之间无限循环？

以上是我的所有问题，困扰了我好几天，自己是真的解决不了了，第一次来TI论坛求助，希望大家能帮帮忙，谢谢！

一天了，还在等待中，没有人遇到相同的问题吗？

两天了...就没有人指点一下吗...求助啊...

第三天了，要是我哪里有问题的话请指出一下，谢谢

是不是在“激活”以前，CPU没有给ADC时钟？抑或是CPU错误地将SCLK置为了高电平使之进入掉电模式？要找到问题根源最好用示波器同时将CLK, SCLK, DOUT/DRDY信号同时捕捉下来看看。感觉此问题和你的软件有关。

首先感谢你的回答，ADC的时钟我在程序内部直接产生，上电之后就一直存在clk信号，频率为7.68M；我实验的时候确实将SCLK信号初始化为低而且之后没有变化，然而输出还是只能为低，而且如果SCLK为高电平进入掉电模式的话，DOUT也应该一直为高，而不是低电平；示波器我已经使用过，3个信号同时检测，clk正常，SCLK也一直为低，但是DOUT也一直为低，和我描述的问题一样。

现在的现象就是，上电之后ADS1254只执行了数次循环，然后就无法执行下去了。

我希望能看到有ADS1254能正常执行循环的示例，首先能确定ADS1254确实是在两个模式之间转换，之后我才能以此为依据再查找问题。

抱歉, 我手边没有示例, 但我相信器件本身并没有什么问题. 这是一个很成熟的器件了.

能否麻烦您用示波器抓一组不正常状态下的SCLK/DOUT/CLK波形贴出来?

非常抱歉！前段时间回家了，没来得及回复，任务暂时搁置了一段时间。前几天刚到学校，和师兄讨论了一下，对ADS1254模块单独进行了测试，发现可以读到正确波形，测试方法为主控芯片最小系统+ADS1254模块，但是目前的系统板还是存在问题，无法读出正确波形，两边使用完全相同的IO口和程序，使用示波器观察AD的各个引脚，基本上一致，然而结果却完全不同。附上有问题的板子上AD引脚的测量结果，希望能帮我看看是否存在问题，又有哪些原因可以导致这种状况，是否是AD的问题，谢谢！

从上到下是clk，dout，sclk三路信号，clk时钟频率7.68M

一个周期50us内无变化

5vAVDD

3.3vDVDD

2.5vVREF

AD模块原理图

clk、chsel0、chsel1、sclk、dout直接连接到fpga的IO口

现在的问题：单独测试模块可行，一样的条件下，系统板测试不通过

您好, 从波形看, clk的幅度有些低啊。根据手册，高电平至少要达到0.65DVDD, 即2.2V.