8bit数据总线转差分信号

TI工程师您好：

母板有1个，用作数据采集，子板有多个，用作模拟信号采集；每个子板有一路ADC做采集转换，ADC为串行输出（这里不选用并行），多个子板同时进行；

子板上有FPGA可将串行数据转换为8bit并行数据，各子板逐一上传到母板；

各子板和母板间用8bit并行总线连接，差分信号形式（LVTTL-->LVDS）传输，我选用了SN65LVDS389/388；

当前子板传输数据时，其他差分芯片的EN端除能，手册上说输出为高阻。

请问这样的结构是否可以实现，差分芯片选型是否科学？

另外，FPGA的输出管脚到差分芯片的输出之间是否需要添加一级驱动器？

谢谢！

不能说你的方案不可行, 不清楚的数据传输速率是多少, 

各子板的 EN 信号, 也应该差分传输控制吧?

个人感觉, 建议改用串行更可靠些, 串行是方向, 看看电脑主板的硬盘接口 ATA 都改成了 SATA.

理论上可以的

既然ADC是串行的输出，为什么不用串行在背板上传输，这样性能更好。然后在主板上用FPGA解串。

性能好，成本也低，控制也容易

一般，高速都用串行传输

我的前端芯片是DDC264，串行数据速率为20Mbps，该芯片为实时积分转换芯片，当下一个积分周期到来时，就要将上一个积分周期的结果读走；

然而积分时间很短时，这样低的数据速率不能满足，因此考虑转为并行传输；

各子板差分芯片的EN端由子板上的FPGA控制，当该块子板选通数据传输时，打开EN，其他未选通的子板关闭EN。

这个架构有不可靠的嫌疑？

8bit数据，子板级联，菊花链式串行传输？