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关于ADS1274使用的两个问题,望高手解答!

时间:10-02 整理:3721RD 点击:

最近使用ADS1274设计一个4通道100ksps的采集系统,使用中发现两个比较奇怪的问题,希望高手解答下

1)ADS1274本底噪声的问题。芯片配置为High-Speed模式,采样率100ksps,前端有增益放大电路。输入调理电路短接,测试本底噪声(输入量程为+/-5V,即输入衰减一半至ADC)。100ksps时,噪声测试结果为18uVrms,等效ADC输入噪声为9uVrms,与芯片标称噪声8.5uVrms基本一致。但是,当将采样率逐步降低时,测试噪声基本不变,仍然为18uVrms,甚至采样率降至1ksps时,噪声也基本不变。

这个与我之前的预期就有差异了。依据24位ADC芯片原理,其内部有过采样+数字滤波,因此当采样率降低时,其本底噪声应该逐渐减小(量化噪声同样会比例减小),之前用过另外一个DSA芯片也是符合这个预期的。但是,目前ADS1274在100ksps时,噪声本底与芯片指标基本一致,证明外部电路和PCB设计应该是没问题,采样率降低时,其本底噪声也应该会逐渐降低,不知道为什么没有变化?

2)ADS1274 Frame_Sync数据读取问题。这个问题也比较奇怪。我在100ksps和50ksps时可以正常读取数据,但是同样的配置和程序,在25ksps及其以下的频率读取数据时,数据都会差一个bit(表现就是数据大了一倍)。依据数据手册来看,Frame_Sync模式下,其数据输出与Fsync信号的上升沿延迟是一个固定量,没有说明该延迟与采样率相关,但是实际测试表明,数据输出延迟却与采样率相关。是数据手册有误吗?

以上两个问题搞了一周多了,也没找到头绪,希望用过该芯片的高手解答一下,谢谢了!

都比较奇怪的问题, 不过我相信数据手册应该不会出现明显的错误, 是不是你的时序的问题导致的呢?

比如电平边沿的设置问题

关于数据延迟不一致的问题已经解决,原因在于外部的一个磁耦速率限制,在较高速率时,ADC时钟失真比较严重,导致数据接收会差一个bit

 但是,关于噪声的问题还是没有解决,甚至在较低速率采集时,噪声比100ksps采样时的噪声更高

比如100ksps时,噪声约9-10uVrms,接近理论值

但是12.5ksps时噪声可能升到13uVrms左右,不清楚原因在哪里,希望哪位用过这个芯片的高手指点下,谢谢了

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