请教TFP401A-EP芯片的第99脚设置问题和输出时钟幅度低问题。

请教各位专家，我在使用TFP401 A EP芯片解码后进FPGA，再通过FPGA和LVDS编码芯片输出图形。

TFP401A-EP手册中对99脚描述如下。

RSVD  99  DI  Reserved. Must be tied high for normal operation.

当我把99脚通过4.7K电阻上拉，板卡反而没有图形输出（TFP401A-EP解码后到FPGA，FPGA再通过LVDS编码输出图形，此时看到LVDS无图形输出）。

将99脚通过1K电阻下拉时，此时确能正常工作（LVDS能输出DVI的图形）。这样把99脚下拉的话，就与手册中描述的要求不相符。请教各位专家这是为什么？99脚如下下拉配置，对芯片工作其它方面是否还有影响？

另外请教一个问题，发现TFP401A-EP的的ODCK时钟管脚信号，通过10欧电阻直接与FPGA的IO相联，示波器测量TFP401A-EP的ODCK直接输出端的幅度最高才1.4V，有时幅度才1.2V。想问下这个幅度为何这么低，与哪些因素相关，要如何解决TFP401A-EP的ODCK幅度低的问题？

按照数据手册上的，RSVD 必须高电平才能正常工作。

可以先看下TFP401A输出是否正常？你现在是经过FPGA看到无LVDS输出，另外，你是想实现DVI到LVDS的转换吗？

关于ODCK幅值低的问题，能否将FPGA断开再测一下，因为直接和FPGA的IO连接，IO内部没有通过电阻上下拉什么的吧。

DE，HSYNC，VSYNC信号都正常吗？

你好，感谢你的回复。 TFP401输出是正常了，是像实现DVI到LVDS的输出。 今天测试了下，是我配置错了。问题解决了。谢谢。

谢谢回复，是我把状态配置错了导致没输出。 输出时钟幅度确实不大约1.5V的样子，DE，HS，VS等幅度可以达到3V，时钟幅度确实达不到3V。FPGA内部没有设置IO的上下拉。 我的是1600*1200分辨率，时钟频率达165MHz。

DE， HS，VS都没问题说明TFP401在正常工作，有没有看下是不是ODCK这个引脚是否存在虚焊脱焊现象？ 换块TFP401试了吗？

可否提供原理图给我参考下,最近也准备做这个项目！

原理图可参考TFP501的。8737.slla134.pdf