数据转换芯片的数据有效输出信号（DVALID）问题

正在研究和使用TI DDC112U这款芯片，它所需的时钟CLK和转换控制信号CONV均由FPGA产生，CLK频率为10MHz，CONV频率为1000Hz，用示波器观察到CONV信号的高低电平切换时与CLK的上升沿同步在1纳秒左右。由于CONV信号一个周期内的高低电平持续时间都是500us，所以芯片应该是工作在Continuous Mode下。

但是每次重新加载FPGA程序以后，这款芯片的数据有效输出信号（/DVALID）有时一直为高，有时如果输出为高的话，用示波器的探针点一下PCB上/DVALID信号经过的一个过孔，DDC112U的/DVALID就能给出低电平了。

为什么会出现这种工作不稳定的现象，请问有哪些原因可能导致这种现象？

你这种不问题, 常见原因是供电, 控制时序, 问题, 还有焊接问题和上电复位, 这个问题可以增加上电延迟试试.