高速ADC采样的疑惑

        在非实时连续采集处理的系统中，比如数字示波器。 系统在数据采集时，会通过ADC采集一会数据，然后在通过fpga或者其他处理器处理一会（如显示）。在处理的这时间段内，高速ADC的工作状态是啥样子的？时钟是什么状态？

            1 是采样时钟频率不变，只是采集到的数据被后边的fpga或者处理器扔掉？这样功耗还是很高的。

            2 还是降低采样时钟频率，以减小功耗，数据仍然被扔掉？功耗会降低一些。降低频率是有下限的，而且在频率改变（降低、增高）过程中，采样数据会不会有问题，有没有对时钟变化速率或者响应时间其他要求？

            3 设置ADC位于低功耗模式：如待机？关断？功耗会最低，

            4 还是采样时钟就维持高或者低电平？

      看数据ADC手册上，时钟都有一个最低的工作频率，所以，时钟应该是自上电起就一直存在，且不可以太低的。那么4应该是不对。还有其他的状态吗？

谢谢！

1 一般情况下，采样时钟不变，ADC正常工作。FPGA抛弃多余的数据。功耗是很高，但在示波器中，性能更重要

有部分便携示波器，比如电池供电的示波器，会分不同的情况，会关闭ADC电源，disable ADC等省电措施。

采样时钟按照系统的要求，和芯片的配置时间长短，分为power down和output disable等不同方式进行省电

谢谢您。

大概这样子是最合理的了，为了性能可以牺牲一些功耗。在某些功耗要求严格或者间歇时间长或者启动时间不要求很快的时候，可以选择不同程度的power down；在某些不需要高采样率的时候，应该也可以把时钟频率动态的降低一些，也能省些功耗吧？只是这样子就是需要时钟电路增加一些分频芯片。

目前TI的大部分时钟芯片都可以通过配置来分频的。不需要额外增加芯片