请教关于AD7841采样率设置的问题

您好，我现在在用ADS7841，芯片资料上说它最高可以达到200KHZ的转换率，我想问下 当我需要设置为以100KHZ或者1KHZ采样率对连续128点（或更过点的采样时）采样时，应该怎么设置采样率 ？ 是通过改变CLK的频率 还是说在CLK频率不变的情况下，将CS置高的时间延长来调整采样率？  这就是我的疑问，应该怎么设置采样率

还有一个问题，就是BUSY，芯片的BUSY输出应该怎么用，我看资料上并没有说明，是不是跟一般的AD采样一样，当busy为高时说明正在转换，不能取数据，当为低时说明一次转换结束，可以取转换后的数据

望解答，麻烦您了

Hi  

   采用率由CLK频率决定：fCLK = 16 • fSAMPLE ，即是外部输入的DCLK.

   CS只是作为片选功能，即SPI接口的使能控制，置高是无数据通信，故如果延长CS置高的时间，影响的只是数据的转换效率，而非数据率。

Hi

    Busy的控制，是作为标示符功能，你可以看一下datasheet中时序电路，在每次数据转换完成时，busy会输出高电平，告诉控制芯片可以接收数字输出了，故它是在数字输出信号之前。

我的理解是，在一个连续的采样过程中，每隔多长时间采一次数据即这个系统的采样率是多少，所以我觉得通过控制CS高、低电平的时间，也就是控制了多长时间采集一次数据，因此这时的采样率应该为CS高低电平和的倒数，您看这么理解对不？我觉得这样控制 比 通过改变CLK周期要方便的多，并且我可以在CS置高器件对采集来的数据进行必要的运算处理

你这样理解也可以，只要你的CLK时钟满足datasheet对时钟频率的要求，可以能过控制CS来决定采样的时刻，从而决定采样率SPS。

严格讲，时钟决定的是SAR-ADC的Throughput Rate。

另外注意一点，如果可能的话，尽量给SAR-ADC的捕获时间长一些。datasheet中标定的是最小值是3clk。如果你采用的时钟频率为最高值的话，尽量给捕获时间多几个时钟，这样可以降低对前段驱动电路的设计难度。

谢谢您，非常感谢，明白了

非常谢谢您的回答，我明白了

非常感谢，谢谢您，我一开始对于采样率的理解也有问题，现在看了您的回答 我明白了 ，谢谢您！