ADS58C28的问题

做了两块板子，58c28使用DDR LVDS模式

外部控制器为FPGA

FPGA采集ADC输入的6bit DDR数据，一块板子的58c28的两个通道的最低一个bit始终为0

另一块板子的一个通道最低bit为0，另外一个通道最低位偶尔会翻转

 

通过FPGA采集到的数据，做FFT，得到信号频谱是正确的。

为什么最低位始终为0，什么原因呢，如果是虚焊，两块板子不可能都同时虚焊吧

你好!

请问在上电之后有没有进行复位操作? 谢谢!

如果有复位操作的话,请把寄存器配置表提供下. 谢谢!

复位使用的是软件复位，寄存器01配置为02，adc的rst复位管脚没有使用

你好, 请问Reset管腿是怎么接的呢? 如果要做软件复位, 并且需要支持串口操作的话,Reset管腿需要拉低.

如果该管腿处理正确, 请帮忙用示波器量一下实际ADC输出的低bit位为什么值.  以防止由于时序不对产生FPGA误操作.

另外可尝试配置0x025, 0x2B寄存器为测试模式, 可尝试输出全1模式,以及ramp up模式, 看得到什么结果.  如果得到的结果还是不对, 且数字借口时序又是正常的话, 请测量看硬件管腿低bit位有无短路. (不过如果是短路的话, 低2个bit应该都为0,而不是只有一个bit出问题)

谢谢!

几种测试模式的结果都是正确的，reset管脚没有接任何信号，只是使用了软件复位

FPGA时序上是正确的

并且需要支持串口操作的话，Reset管腿需要拉低，这个支持串口操作是什么意思？

谢谢

ADC的rst复位管脚没有使用，PCB上该管脚已经经过10K电阻接地

支持串口操作意思就是支持使用寄存器配置的方式. (58c28有并行配置模式和串行配置模式).

如果这样配置的话, 说明Reset功能应该是正常的.

另外测试模式都正常,说明数字接口没有时序问题.

可以改变输入的信号幅度看采样结果如何.

另外你这个结果是在SNRBOOST enable还是disable下测得的?

用示波器测试最低bit的峰峰值要比其他管脚小一半，这不正常吧

用示波器测试最低bit的峰峰值要比其他管脚小一半，这不正常吧

最低bit峰峰值为35mv，其他比特位65mv，会不会是最低bit的峰峰值过低，导致ADC转换为0

SNRBOOST  是使能的

这个测量结果不正常. 默认配置下输出的幅度应该有350mV.

所以即使是65mV也不正常.

请确认测量方法是否正确. (探头和示波器设置)

如果配置没问题的话, 可以尝试配置0x01寄存器增大输出幅度.

刚才可能测试问题，现在测了下，最低bit峰峰值为240mv

其他比特位440mv

0x01选择350mv with 100欧姆

请尝试配置0x01为0x50, 看结果如何. 谢谢!

0x01配置为0x50

最低bit峰峰值为300mv

其他bit为650mv

什么原因？多谢

很有可能这个bit的负载太重,(如寄生电容太大等)

如果可以的话看能否降低时钟速率,看摆幅是否能够上去.(如果能上去,说明很可能是容性负载问题)

也可以断开负载看ADC本身输出的情况.

如果不带负载ADC 输出正常,则可能需要检查你们的layout是否需要重新设计. 谢谢!

ADC输出不驱动其他元件

最低bit峰峰值为380mv

其他bit峰峰值为680mv

最低bit依然还是全0

时钟速率不能降了，时钟是200M

我的意思是ADC输出到FPGA之间的接口,都算是它的负载.

如果峰峰值达到380mV, 是围绕共模电平摆动的么? 如果是的话,应该已经达到FPGA的判决门限了啊.  (一般LVDS 350mVpp就够了)

请检查FPGA的门限指标. 并在FPGA那一侧测量看摆幅达到多少, 是否衰减很大.

最低位bit  P端和N端震荡时的高电平不一致，P为1.4V，N为1.1V，振幅380vpp，无法形成有效的lvds信号，

正常位bit  P端和N端的高电平一致，均为1.4v，振幅为680vpp。这是不正常的吧，什么会对此有影响呢？

数字输出的共模应该是1.05V左右.

如果最低bit都是这样的话, 测试模式应该也不正常啊.

而且最低两个bit都不正常应该.

有办法断开FPGA么? 在器件管腿上加100Ohm端接, 看最低bit摆幅怎样.  

如果还不正常, 考虑器件损坏的可能.

ADC输出管脚最比bit虽然一直为0，但是在FPGA内经过DDR转换为11bit数据后，最低bit是不为0的，看翻转应该是正确的。

为何会这样

找到问题原因了

我使用的是ADC时钟采样数据，按照datasheet时序，最低bit就应该是一直为0