ADS4149采集后的量化数字幅度结果不正常

电路设计：

1.选用14bit-ADS4149芯片。

2.使用ADS4149数据手册中推荐的2级变压器(选用ADT1-1WT)及推荐的外围阻容网络的输入结构，ADS4149的数字输出端采用LVDS输出接口直接进入Xilinx的V-6系列FPGA的IO端。

3.供电电源为1.8V隔离后的电源；

4.时钟选用LVPECL-ac差分时钟，Vdiff =750mV，时钟频率为100MHz

逻辑设计：

1.目的：采集幅值为2Vpp，频率为70MHz的正弦波信号。

2.选用Two complement数据格式，寄存器配置选用默认模式，并按照Latency Diagram中的DDR LVDS输出结构进行解析，利用Xilinx的软件工具“Chipscope”观测采集后的点数及对应的幅值。

测试现象：

1.外部信号源提供幅值为2Vpp，频率为70MHz的正弦波信号；

2.由于传输线的衰减，在变压器输入端测得信号幅值为1.64Vpp，频率为70MHz；

3.两级变压器后端测得的单端信号为710mVpp，即差分信号为1.42Vpp；

4.经过ADS4149进行数据转换，通过Chipscope观测到AD的采样点对应的有符合数的幅值范围为：-3340～3342(量化后数字幅值)。

问题：

1.根据以上测量结果，可计算出幅值为1.42Vpp，频率为70MHz的正弦波信号对应的有符合数的幅值范围为：-5816～5815(量化后数字幅值)。明显与测量值不符合，不知为何？

2.查看ADS4149的时钟输入要求，看到ADS4149要求ac-LVPECL差分信号幅值典型值为1.6Vpp，而我的设计中提供的时钟信号为ac-LVPECL差分信号幅值为750mVpp，不知是否因为时钟不符合要求导致ADS4149的工作不满足要求？但ADS4149采得的信号的除幅值不满足要求外其余都满足，故认为时钟信号可能不是根源。

3.请就以上现象和问题提供几个可疑之处，以方便我们尽快解决问题。谢谢！

实际上ADC的采样电路类似于一个sinc函数响应，就是说，随着频率升高，输入信号在采样电路这个地方就已经被衰减了一次了。特别是在这个应用中，100MHz采70MHz，这是一个欠采样的过程，即使不考虑非线性的影响，70MHz的信号折到30MHz的地方，也会被衰减的。可以考虑试一下2MHz和1MHz的输入是否有改善。

至于时钟信号，可以考虑增加时钟摆幅，在同样输入信号的条件下看输出，若是有改善，则说明时钟信号也会影响输出信号。

1.42Vpp对应-5816～5815怎么算出来的?是否有做阻抗匹配?对于高速ADC/中射频信号一般看相对幅度dB,而很少看绝对电压,请将原理图发至本人邮箱,谢谢!robin-feng@ti.com