请教运放的数字模拟域隔离问题

大家好，

我们知道高速运放比如100MHZ的运放，在放大小信号的时候，运放的电源需要很小的纹波。有些运放带POWER DOWN 或者ENABLE之类的脚。这些脚是数字控制的，可能从FPGA或者CPU那边来的信号。

我们知道，数字区的地和模拟区的地尽量不要混在一起。但有一篇文章把我弄糊涂了。他的意思是，由数字区电源供电的数字逻辑不能直接驱动运放的 ENABLE或者POWERDOWN 引脚。因为对于集成电路来书，任何逻辑无非都是由PN节构成的，PN节之间对高频信号来说，是短路的，或者接近短路。比如说一个非门，输入1，输出0。如果把数字控制信号接到非门的输入，输出端去驱动模拟运放的，那么数字区电源的纹波会透过（低阻）非门耦合到模拟区域的电源上。从而污染模拟区电源，让高速高精度运放和ADC性能降低很多。

那么如果是这样的话，数字域去控制模拟域岂不只能用光耦了？用数字隔离方案可能都不行。那有什么好办法来控制运放呢？

请哪位大师可以说说这方面应该怎么处理吗？

模拟地和数字地是可以直接接在一起的。关键是要选择好位置；单点连接。

我说的不是模拟地和数字地连接的问题。而是数字信号的纹波耦合到模拟电源上的问题。和接地没有关系。

通过仿真，确实可以看到模拟电源的纹波受到干扰。但没有定量的设计准则来分析数字纹波影响模拟电源的问题。从简单的仿真来看，数字电源的纹波耦合到模拟端，纹波可以衰减30dB左右，但这个衰减量可以更小到40dB，也可以更大到10dB，和具体的器件有关。但无论如何，好像这个值加上运放自身的PSRR，也是不到70dB。当然，要做到100MHz以上，这个值似乎也是够了的。但如果是16位300Msps的ADC，则好像满足不了，虽然我们还不会涉及到这么高的应用要求（美国对中国限制出口这么高的ADC).

对于电源耦合；实质上还是地线耦合。对于正/负电源；由于没有信号传递问题，可以简单的用R/L将噪音隔离/抑制。唯独地线不同，无法这般简单行事。这就是问题根本。

由于噪音里有共模和差模两种分量，它们甚至会空间耦合而出现双线/单线/无线传递。因此；除非仅限于PCB板级仿真，实际结果和仿真将大相径庭。