请教关于virtual clock的使用

在fpga中设置input delay和output delay时碰到如下问题。
某个输出port，port_a的数据是由internal的一个寄存器打出。这个寄存器的时钟是一个generated clock。
port_a的对应时钟没有从管脚输出，因此设置了一个和这个generated clock同样周期的virtual clock，
然后直接针对这个时钟设置了port_a的output delay，包括max和min。
但最终report timing时，max的时钟检查是在同一个周期的沿打出的，正常应该是第一个周期的上沿从generated
clock launch，然后在第二个上沿的virtual clock latch。report时发现都是在同一个沿，就像在检查hold一样，不知道
我的做法有什么问题，或者漏了什么吗?

有没有哪位高人指点下啊，先谢谢了

report呢

请见上面图片，谢谢

这两个图并没有比你描述的多出多少有用的信息，我想看的是完整的 path
这种现象有一个比较普遍的情况，就是 preset 和 clear 端口之间的检查

请问下这样是不是比较详细了

抱歉，看不出来，DC上像你说的那么设置是没有问题的，不晓得 TimeQuest 有没有什么特别的设置导致这种情况，比如说那个 0.001 的setup relationship

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