请问Verilog中的测试文件怎么写

谁能给个verilog中的.vt格式文件的建立路径，比如要建一个.v文件的路径是：quartus/new/Verilog hdl file;再比如要建一个时序文件，路径是：quartus/new/synopsys design  constraints file.如果要建一个.vt格式的测试文件，路径该是什么，谢谢啦