关于级联PLL后输入时钟和最终输出时钟的相位关系（图）。

如果是Altera的器件话，
PLL的输入如果不是专用时钟管脚的话，PLL没法保证输出输入的相位对齐。
我想Xilinx应该也差不多

你知道PLL里面的鉴相器的 两个 输入端 的信号的相位 是相同的吗?（还是说有一个小的相差?）

有相差

信号通过BUFG有延迟

最近调试Aurora5.3，用的是507开发板，仿真没问题，但上板后发现从GTX出来的时钟“TX_OUT_CLK”进入“PLL_ADV”后不能锁相，没有输出时钟，求大家帮帮忙，怎么调试?

会不会是超过了允许输入的频率范围

注意反馈信号没有经过bufg，所以输入和输出时钟个人觉得是没有确定的相位关系的。

为啥没有经过bufg就没有确定的相位关系，不太明白

个人理解是：clkfbout经过bufg后进入全局时钟网络，clkout0也经过bufg进入全局时钟网络，那么可以认为两者的之间没有skew，相位是对齐的（如果都没有相移的话）；而clkfbout又和clkin比较，当两者对齐时，pll锁定，这样clkin和clkout0也就相位对齐了，这就是输入和输出有确定相位关系的由来。

还是之前的一个问题，就是我想让经过分频（代码是自己写的）时钟信号再接入BUFG，然后我就直接例化了一个BUFG，但是综合器直接忽略掉了（是不是因为BUFG的输入信号不是GCLK或者是从PLL出来的信号），但是我不希望综合器无视我写的BUFG。
是不是要加约束语句，我不知道对应的约束语句怎么写。求指导

可以 ，BUFG的输入可以是interconnect，但不推荐。被综合掉的原因可能是你没有使用经过BUFG之后输出的这个时钟信号，xst会把没有使用的信号综合掉的。还有就是不推荐使用自己写的逻辑分频出来的时钟。时钟是一个很严肃的话题，请严肃对待。