利用modelsim仿真MegaWizard_Plug-in调用的pll IP核时钟无法实现

如题，我生成了文件

，其中PLL_inst.v为我自己写的testbench，利用modelsim仿真，

，仿真结果如图

，testbench：

1. `timescale 1 ps/ 1 ps
   
2. module PLL_vlg_tst();
   
3. // constants
   
4. // general purpose registers
   
5. reg eachvec;
   
6. // test vector input registers
   
7. reg areset;
   
8. reg inclk0;
   
9. reg pllena;
   
10. // wires
    
11. wire c0;
    
12. wire locked;
    
13. 
    
14. // assign statements (if any)
    
15. PLL i1 (
    
16. // port map - connection between master ports and signals/registers
    
17. .areset(areset),
    
18. .c0(c0),
    
19. .inclk0(inclk0),
    
20. .locked(locked),
    
21. .pllena(pllena)
    
22. );
    
23. always #10 inclk0=~inclk0;
    
24. initial
    
25. begin
    
26. inclk0 =0;
    
27. areset = 1'b1;
    
28. pllena = 1'b0;
    
29. #30 areset = 0;
    
30. #30 areset = 1;
    
31. #50 pllena = 1;
    
32. end
    
33. 
    
34. endmodule

复制代码

C0没看到时钟啊

我用modelsim仿真fifo，pll的时候，都要将altera_mf.v220model.v库文件添加到Library file 的搜索目录下，如这样：
-vD:\Verilog_Work\Quartus_work\MegaWizard\altera_mf.v
-vD:\Verilog_Work\Quartus_work\MegaWizard\220model.v
在Compile菜单下的Compile Option下，有VHDL和Verilog两个页，我钟意Verilog。

对，楼上有理，上面两个文件为其仿真库文件

回复 3# element5

我按照您的建议，进行了仿真，也就是把altera_mf 和220model.v仿真库文件加入了列表，但是仿真结果依旧不成功。求助

现在您的问题解决了吗