DSP Builder生成的HDL代码怎样用Quartus II仿真？

按“Start Simulation”说缺少“input file”，我在生成的文件里面也看不到.vec和.vwf文件，请问应该怎么办?我是使用8.1版的Quartus 和DSP Builder，用SignalCompiler生成的。

莫非只有我遇到这个问题?

我想知道你是怎么生成HDL代码的】

ddddddddddddddddddd

我的问题和你一样~我也不知道怎么解决不知道你解决了没有~

这个问题其实很简单，在以前的低版本的DSPBuilder里面，生成QUartus工程的时候也附带生成了。vec等波形仿真文件，在这个版本里面，你需要自己建立波形仿真激励文件，然后再将文件和仿真链接就可以进行仿真了

参考回答
我使用的DSP Buildier8.1，点击Signal Complier之后可以生成一个Quartus 工程文件，用Quartus打开这个工程文件之后就可以进行其他操作了，编译、适配、仿真

我也是同样的问题，郁闷中……

呵呵，~

顶一下为啥看不了

同学们有解决的没 我这个问题解决了 但是进行FPGA引脚配置的时候不会 ，求交流Q450749817