DC综合的两个问题

第一，link之后，check design出现这样的warning是怎么回事?如何查错?
Warning: In design 'shift', cell 'B_4' does not drive any nets. (LINT-1)

第二，出现输出悬空的线是否要紧?应该如何避免?
比如一个乘法器4位*4位输出8位，但我只需要前4位，后四位wire型悬空会影响后端么?
Warning: Verilog writer has added 32 nets to module shift using SYNOPSYS_UNCONNECTED_ as prefix.Please use the change_names command to make the correct changes before invoking the verilog writer.(VO-11)

帮定，遇到同样的问题，似乎很普遍
顺便问一下：2009版的DC已经不能输出.db文件。是不是改为.ddc了?有什么区别吗?

这两个其实是同一个问题。都是后面没有推东西。应该是没有问题的。
如果是没有drive就要好好看看啦。
如果是本来就不用请不要定义那么多bit,浪费gate count.

是的。
但是一般用*.v比较多。

输出端口悬空没关系的

DC很多东西！找一本书来看看！会有帮助！

ddc 是一个新的格式的文件，他的信息比db多，并且文件也小，同时对后端软件的支持也好。比如icc。

注意floating