求教quartus II 的问题
时间：10-02
整理：3721RD
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设计了一个16位加法器，在这个例子中adder16模块调用了另一个通用加法器adder模块。源程序如下：
`include "adder.v"
module adder16(cout,sum,a,b,cin);
output cout;
parameter my_size=16;
output[my_size-1:0] sum;
input[my_size-1:0] a,b;
input cin;
adder my_adder(cout,sum,a,b,cin);
endmodule
下面是adder模块代码：
module adder(cout,sum,a,b,cin);
parameter size=16;
output cout;
output[size-1:0] sum;
input cin;
input[size-1:0] a,b;
assign {cout,sum}=a+b+cin;
endmodule
编译仿真时有两个源文件:adder.v和adder16.v，请问建工程时工程名和顶层文件的实体名该如何命名?我命名为adder16或者adder都不行，编译时总出错，不晓得什么原因，编译时有提示：
Error (10228): Verilog HDL error at adder.v(1): module "adder" cannot be declared more than once
Error (10112): Ignored design unit "adder16" at adder16.v(3) due to previous errors
一个工程难道只能有一个文件而不能添加其他的吗?求教该如何解决?
`include "adder.v"
module adder16(cout,sum,a,b,cin);
output cout;
parameter my_size=16;
output[my_size-1:0] sum;
input[my_size-1:0] a,b;
input cin;
adder my_adder(cout,sum,a,b,cin);
endmodule
下面是adder模块代码：
module adder(cout,sum,a,b,cin);
parameter size=16;
output cout;
output[size-1:0] sum;
input cin;
input[size-1:0] a,b;
assign {cout,sum}=a+b+cin;
endmodule
编译仿真时有两个源文件:adder.v和adder16.v，请问建工程时工程名和顶层文件的实体名该如何命名?我命名为adder16或者adder都不行，编译时总出错，不晓得什么原因，编译时有提示：
Error (10228): Verilog HDL error at adder.v(1): module "adder" cannot be declared more than once
Error (10112): Ignored design unit "adder16" at adder16.v(3) due to previous errors
一个工程难道只能有一个文件而不能添加其他的吗?求教该如何解决?
hi
我是刚接触verilog，用quartus软件编译运行。你把前面哪个include"adder.v"取消，project name 定义为“adder16",实体名也是adder16. 运行就可以成功。
谢谢了，呵呵，我再试试
工程名好像要与模块名一致
工程名和模块肯定要一致，这个在新建工程时命名时已经明确提到。同样刚开始上路，加油！
把include那句去掉，2个文件都加到工程
或者只把有Include那个文件加工程，另一个从工程包含的到文件中去掉
不错，终于可以往下做了。
3Q
可以让顶层文件名=工程名=module名。
呵呵 我也遇到同样的问题啦谢谢大虾