求教，综合方面问题！
想问一下，RTL代码在综合之后，在面积报告中的单元总面积和网线总面积为何在面积上相差那么多?不知道在实际布局布线之后得到的电路芯片面积与综合后得到的面积二者是否有很大偏差?大概相差多少?如何才能将综合后得到的网线面积减小呢? 谢谢各位大侠。
你指的综合是针对FPGA还是ASIC阿?
如果是ASIC的话，这个和你使用的工艺是有密切关系的，随着工艺特征尺寸的减小，互联所占的面积会越来越大。对于ASIC，互联所占的面积应该是远大于逻辑的。
如果是FPGA的话，互联的面积和你的设计有很大的关系，比如可以精简合并的单元没有作优化就会导致互联面积的增大，对于FPGA而言，逻辑与互联的面积关系很大程度上取决于你所写的代码的可综合度。
谢谢您的指点，我还想问一下，如果针对某一工艺来说不知道该如何设计来减小布线面积，进而减小芯片的总面积? 就对一般芯片的综合结果的总面积，在经过实际布局布线后所得到的芯片总面积，二者在数值上能有多大的差异?谢谢．
谢谢您的指点，我还想问一下，如果针对某一工艺来说不知道该如何设计来减小布线面积，进而减小芯片的总面积? 就对一般芯片的综合结果的总面积，在经过实际布局布线后所得到的芯片总面积，二者在数值上能有多大的差异?谢谢．
综合后的面积包括cell面积和net面积.
net面积是根据wire_load_model得来的,准确性很低.
布线面积跟你的P&R水平和工具使用水平有密切关系。
同意小编的说法，这个和后端软件使用的熟练程度有很大的关系。你可以自己多尝试下，毕竟后端软件的优化选项是很多的
多谢各位大侠指点．
弱弱的问一下,
一般说得多少多少门,
综合出来怎么在report中看到?
我综合出来一个design,
net面积500000多
wire面积2300000多,正常吗?
.18的工艺大概多少门呢?
report_area中显示的net,cell,reference数量怎么看?
cell好像显示的600多
希望能有好心人解释一下,
谢谢喽
同楼上问，还请各位大侠指点一下，现在的问题是，使用不多的单元面积，最后综合出的线网面积是其好几倍，大的有点吓人，不知道最后实际布局布线后的芯片面积与综合后的能相差多少?就楼上的问题，谢谢．
topennynet：
弱弱的问一下,
一般说得多少多少门,
综合出来怎么在report中看到?
这个问题的解决，我记得在PC里面是有一个详细报告可以看的到的，不过很久没有用记不得了，你看下帮助文档阿。
tomprc：
我觉得你综合后的单元与布线的面积比值取决于你所的设计的复杂度，虽然你的设计单元面积比较少，但是如果单元端口比较多的话，线面积一样会很大的阿，这说明你的电路的中间信号太多了，所以对于ASIC而言一般的与非门或者或非门，使用4输入的是比较合适的，太多了不仅会又布线面积于端口的问题还会又其他的问题。