求教，综合方面问题，谢谢！

各位大侠，想问一下在用ＶＥＲＩＬＯＧ编写代码时，如果在代码中分别同时在组合逻辑和时序逻辑中使用时钟信号，是否会对以后综合有影响．代码示例如下：
　　　　　　　　　　　always@(posedge clk )
data<=tmp;
always@(clk or rd)
tmp=din;
　另外还想问一下在综合后产生有：检测到 a timing loop的警告，并说为了打破timing loop　，禁止了某些元件间的连线．
我不知道出现这样的问题是由什么原因产生的，该怎么解决呢?　肯请各位路过的大侠指点一下，谢谢．

always@(posedge clk )
data<=tmp;
你上面的代码会综合为一个触发器，没有问题，但下面的这段代码就不好理解了：
always@(clk or rd)
tmp=din;
单从仿真的角度推测：只要clk或者rd一个有变化（注意仅仅是有变化）din的值将存入tmp中，这个逻辑就算能实现，也是需要通过反馈来保持din的值（当clk和rd没有变化时），而且这种“存储”逻辑不是一个标准的锁存器，是一种异步时序逻辑，目前工具做综合和时序分析对于这种异步的反馈环的处理的是不完善的，可能综合出来的逻辑与原本意图不符合，所以建议思考换一种思路实现你的设计，最好使用全同步设计！

不错, 分析得有道理